콘택: W 플러그와 실리사이드

금속과 반도체가 만나면

트랜지스터의 Source, Drain, 게이트는 실리콘으로 만들고, 그 위를 지나는 배선은 금속으로 만든다. 둘을 잇는 곳을 콘택(Contact)이라 한다. 그림 1처럼 Source/Drain 표면에 금속과 실리콘의 화합물인 실리사이드(Silicide)를 입히고, 그 위 절연막에 구멍을 뚫어 Ti/TiN 라이너와 텅스텐(W)으로 채운 뒤 첫 금속 배선(Metal 1)과 잇는다. Ti나 TiSi₂는 좋은 접촉과 접착을, TiN은 Barrier를 맡는다. 식각한 Al 배선과 W 플러그를 함께 쓰는 이 체계는 2001년에도 가장 널리 쓰이는 배선 구조였다. 콘택이 내려앉는 Source/Drain은 IMP 책 10장에서 본, 높은 Dose로 주입한 n⁺·p⁺ 영역이다(IMP 10장: Source/Drain).

콘택이 왜 중요할까. 전류는 채널을 지나기 전에 Source 쪽 콘택을, 지난 뒤에 Drain 쪽 콘택을 거친다. Stanford 강의 노트에 실린 UCLA J. Woo의 분석은 게이트 길이가 53 nm 아래로 줄면 Source/Drain 쪽 직렬 저항의 60% 넘게를 실리사이드와 Si 사이의 접촉 저항(R_csd)이 차지할 것으로 보았다. 전류가 접촉면에 고르게 흐르는 작은 콘택의 저항은 \(R_c = \rho_c/A\)로 면적에 반비례한다. 소자를 줄여 콘택 면적이 작아지면, 같은 재료로 만든 콘택의 저항은 그만큼 커진다.

금속을 붙이면 장벽이 생긴다

금속과 n형 Si를 붙이면 무슨 일이 일어날까. 두 물질의 Fermi 준위(전자가 어디까지 차 있는지를 나타내는 에너지 기준)가 다르면, 붙이는 순간 전자가 Fermi 준위가 높은 쪽에서 낮은 쪽으로 넘어가다가 두 Fermi 준위가 같아지면 멈춘다. n형 Si의 표면에서 전자가 빠져나간 자리에는 이온화된 도너만 남는다. 이 층을 공핍층(Depletion layer)이라 한다. 공핍층의 전하가 만든 전기장 때문에 Si의 띠가 표면 쪽으로 위로 휘고, 금속과 Si 사이를 오가려는 전자 앞에 높이 \(q\phi_B\)의 언덕이 놓인다. 이 언덕이 Schottky 장벽(Schottky barrier)이다. Ohmic 접촉도 이론에서는 도핑이 아주 진한 Schottky 접촉으로 모델링한다.

가장 단순한 Schottky 모델에서는 장벽 높이가 금속의 일함수 \(\phi_m\)에서 Si의 전자 친화도 \(\chi\)를 뺀 값, \(\phi_B = \phi_m - \chi\)이고 도핑과 무관하다. 금속의 일함수는 약 2.0~5.5 eV에 걸치고 Si의 \(\chi\)는 약 4.15 eV이므로, 이 모델대로라면 일함수가 작은 금속은 장벽 없이 붙는 축적형 접촉이 되어야 한다. 그런데 Si에서는 그런 접촉이 거의 보이지 않는다. 실제 Ohmic 접촉은 모두 공핍형이고, n형과 p형 Si에 대한 장벽의 합이 띠 간격과 거의 같다(\(\phi_{Bn} + \phi_{Bp} \approx E_g\)). 계면 상태가 아주 많아 Fermi 준위가 띠 간격 안의 거의 같은 자리에 붙잡히기 때문으로 해석하며, 그래서 모델에 쓰는 장벽 높이는 측정으로 정한 경험값이다. 이 현상을 Fermi 준위 고정(Fermi-level pinning)이라 부른다. Stanford 노트의 실리사이드 표에서 n형 Si에 대한 장벽은 0.58 eV(TiSi₂)에서 0.84 eV(PtSi) 사이다. 표에 실린 실리사이드는 모두 n형 Si에 0.5 eV가 넘는 장벽을 만든다.

장벽 위로 넘어가는 전자: 열전자 방출

도핑이 옅으면 공핍층이 두꺼워 전자가 장벽을 뚫고 지나갈 수 없다. 장벽 꼭대기보다 큰 에너지를 가진 소수의 전자만 위로 넘어간다. 이것이 열전자 방출(Thermionic emission, TE)이다. 넘어가는 전류는 장벽 높이에 지수로 묶여 있고, 전압을 걸면 반도체 쪽 장벽만 낮아지므로 한 방향으로만 전류가 잘 흐르는 정류 특성(Schottky 다이오드)이 된다.

300 K에서 kT는 약 25.9 meV다. 장벽이 0.6 eV이면 \(\exp(-0.6/0.0259) \approx 8\times10^{-11}\)이다(계산). 전자 백억 개 가운데 하나 정도만 장벽을 넘을 에너지를 가진다는 뜻이다. 장벽이 0.1 eV만 높아져도 이 비율은 약 50분의 1로 준다(계산: \(e^{0.1/0.0259}\approx 48\)). 장벽 높이가 지수에 들어 있으니, 장벽을 그대로 둔 채 전자를 위로 넘기는 방식으로는 접촉 저항이 너무 크다. 다른 길이 필요하다.

Ohmic 접촉을 만드는 두 가지 길

Ohmic 접촉(Ohmic contact)은 다수 캐리어가 금속과 반도체 사이를 막힘없이 오가서, 접촉이 전류를 제한하지 않는 접촉이다. 전류–전압 관계가 원점을 지나는 직선처럼 보인다. 장벽이 있는데도 이렇게 만드는 길은 두 가지다. 장벽을 얇게 만들어 전자가 뚫고 지나가게 하거나, 장벽 자체를 낮추는 것이다.

첫째 길: 도핑을 높여 장벽을 얇게

공핍층의 폭은 도핑 농도의 제곱근에 반비례한다. 도핑이 진할수록 표면 가까이의 얇은 층만으로 필요한 전하를 채울 수 있어, 띠가 가파르게 휘고 장벽이 얇아진다.

Stanford 노트는 \(X_d\)가 약 2.5~5 nm보다 얇아지면 전자가 장벽을 터널링(Tunneling)으로 통과해 접촉이 Ohmic이 된다고 설명하고, \(X_d\) = 2.5 nm에 필요한 농도를 약 6.2×10¹⁹ cm⁻³로 어림한다. 이 정도 농도는 실제로 어렵지 않게 얻을 수 있어서, 집적 회로의 Ohmic 접촉은 보통 이 방법으로 만든다. 위 식에 거꾸로 넣어 보면 이 어림값은 \(\phi_i \approx 0.3\) V에 해당한다(계산).

도핑에 따라 전도 방식은 세 가지로 나뉜다. 옅으면 열전자 방출(TE), 중간이면 열에너지를 조금 얻은 전자가 장벽의 얇아진 윗부분을 뚫는 열전자–전계 방출(Thermionic-field emission, TFE), 진하면 Fermi 준위 근처의 전자가 장벽을 바로 뚫는 전계 방출(Field emission, FE)이다. Ohmic 접촉에서 바라는 방식은 FE다. 어느 쪽이 지배하는지는 터널링의 특성 에너지 \(E_{00}\)와 열에너지 \(kT\)를 비교해서 가른다. \(kT \gg E_{00}\)이면 TE, 비슷하면 TFE, \(kT \ll E_{00}\)이면 FE다.

식이 말해 주는 것은 두 가지다. 첫째, FE에서 ρ_c의 지수에는 \(\phi_B/\sqrt{N}\)이 들어 있다. 장벽 높이, 도핑, 유효 질량이 ρ_c를 정한다. 둘째, 지수 함수이므로 도핑을 조금만 바꿔도 ρ_c가 몇 자릿수씩 움직인다. 아래 시뮬레이터로 확인해 보자. ρ_c는 Stanford 노트 그림 5에 실린 Swirhun의 n형 Si 계산 곡선(φ_B = 0.40, 0.60, 0.85 eV)에 상수를 맞춘 학습용 모델로 계산한다. 맞춘 값은 \(E_{00} = 41.5\ \text{meV}\times\sqrt{N/10^{19}\,\text{cm}^{-3}}\), 앞 계수 \(10^{-8.78}\) Ω·cm²이고, 그림의 세 곡선과 평균 0.15자릿수(최대 0.32자릿수) 안에서 맞는다(계산). 공핍층 폭에는 300 K의 \(N_C\) = 3.2×10¹⁹ cm⁻³과 \(E_g\) = 1.12 eV를 썼다.

둘째 길: 장벽을 낮추기

도핑을 끝없이 높일 수는 없다. 도펀트는 고용도(Solid solubility) 이상으로는 Si에 녹아 들어가지 않는다. n형 도펀트의 고용도가 p형보다 높은데도, 같은 도핑에서 n형 접촉의 ρ_c가 p형보다 크다. n형 Si에 대한 장벽이 p형보다 높기 때문이다. 그래서 장벽 자체를 낮추는 방법도 연구되었다. Stanford 노트는 NMOS와 PMOS에 서로 다른 낮은 장벽 실리사이드(노트에는 ErSi와 PtSi₂로 적혀 있다)를 쓰는 방법, 장벽이 0.2 eV인 실리사이드를 가정하면 직렬 저항이 가장 낮게 나온다는 분석, 띠 간격이 작은 SiGe를 Source/Drain에 쓰고 저마노실리사이드로 접촉하는 방법, 레이저 어닐이나 Elevated S/D로 활성 농도를 높이는 방법을 함께 정리한다. 두 길은 서로를 배제하지 않는다. Stanford 노트의 실리사이드 콘택 그림도 진하게 도핑한 N⁺ 위에 TiSi₂나 PtSi를 얹는다.

접촉 저항을 재는 법: TLM

접촉 비저항(Specific contact resistivity, ρ_c)은 접촉면 1 cm²가 갖는 저항이다. 정확하게는 전압이 0일 때 접촉에 걸린 전압을 전류 밀도로 미분한 값, \(\rho_c = \lim_{V\to0} dV/dJ\)이고 단위는 Ω·cm²다. 전류가 접촉면에 고르게 흐르면 콘택 저항은 \(R_c = \rho_c/A\)다. 그런데 실제 콘택에서는 전류가 고르게 흐르지 않는다.

전류는 콘택의 앞쪽으로 몰린다

얇은 n⁺ 층을 따라 흘러온 전류가 그 위에 얹힌 금속으로 넘어가는 경우를 생각하자. 전류는 저항이 작은 길을 고른다. 금속이 반도체보다 훨씬 잘 통하므로, 전류는 콘택의 앞 가장자리에서 서둘러 금속으로 넘어가고 뒤쪽으로 갈수록 넘어갈 전류가 줄어든다. 이것을 1차원 전송선(Transmission line)으로 모델링하면, 아직 넘어가지 않은 전류가 앞쪽부터 지수적으로 줄어든다.

coth 덕분에 두 극한이 깔끔하게 나온다. 콘택이 \(L_T\)보다 훨씬 길면 coth → 1이므로 \(R_c \approx \sqrt{R_{sh}\rho_c}/W\)로 길이와 무관하다. 콘택을 아무리 길게 늘려도 전류는 앞쪽 \(L_T\) 안에서 대부분 넘어가기 때문이다. 반대로 \(L \ll L_T\)이면 \(R_c \approx \rho_c/(WL)\)로, 전류가 고르게 흐를 때의 식이 된다. 예를 들어 ρ_c = 10⁻⁸ Ω·cm², R_sh = 100 Ω/□이면 \(L_T\) = 0.1 µm다(계산). 콘택이 \(L_T\)보다 작아지면 \(R_c\)는 \(\rho_c/A\)에 가까워진다. 위의 예라면 한 변이 0.1 µm보다 작은 콘택이 여기에 해당한다.

간격을 바꿔 가며 잰다

같은 n⁺ 띠 위에 똑같은 콘택 여러 개를 간격을 달리해 놓고, 이웃한 두 콘택 사이의 저항을 잰다. 이 구조를 TLM(Transmission Line Model; Stanford 노트는 Transmission line tap resistor, TLTR이라 부른다) 측정 구조라 한다. 두 콘택 사이의 총저항은 콘택 두 개의 저항과 그 사이 반도체 저항의 합이다.

직선을 왼쪽으로 늘려 \(R_T = 0\)이 되는 곳은 \(d = -2R_cW/R_{sh}\)다. \(L \gg L_T\)이면 위의 \(R_c\) 식을 넣어 이 값이 \(-2L_T\)가 된다(두 식에서 유도). 그러면 \(\rho_c = R_{sh}L_T^2\)로 ρ_c까지 얻는다. 아래에서 면저항, ρ_c, 콘택 길이를 바꿔 보며 직선과 콘택 아래 전류가 어떻게 달라지는지 보자. 콘택 저항은 METAL 엔진의 전송선 식(MT.contactR)으로 계산한다.

Stanford 노트는 이 방법의 약점도 짚는다. 2R_c는 콘택 사이 반도체 저항에 비해 작은 숫자라서, 총저항을 잴 때의 작은 오차가 R_c에서는 큰 오차가 된다. 같은 노트의 Kelvin 구조 시뮬레이션은 R_sh = 11 Ω/□에서 ρ_c를 2.33×10⁻⁷~2.33×10⁻⁹ Ω·cm²로 바꿔 보는데, 계산하면 \(L_T\)가 1.5 µm에서 0.15 µm까지 줄어든다. ρ_c가 좋아질수록 L_T와 R_c가 함께 작아져서 재기가 어려워진다. 콘택 하나에 네 단자를 붙여 재는 CBKR(Cross-bridge Kelvin resistor)은 전류가 고르다고 보고 \(R_k = \rho_c/l^2\)를 쓰지만, 실제로는 전류가 2차원으로 퍼져 ρ_c를 과대평가한다. 그래서 2차원이나 3차원 시뮬레이션과 비교해 보정해야 한다.

실리사이드와 Salicide

실리사이드는 금속과 Si의 화합물이다. 저항이 낮고, 높은 온도와 산화 분위기와 여러 세정을 견디며, Si 공정과 잘 맞는다. 게이트 폴리 Si 위(폴리사이드), Source/Drain 위(Salicide), 가까운 소자끼리 잇는 짧은 배선(Local interconnect)에 쓰인다. Stanford 노트의 표에서 저항이 낮은 상인 C54-TiSi₂는 13–16 µΩ·cm, CoSi₂와 NiSi는 14–20 µΩ·cm다. 비교하면, As를 10²⁰ cm⁻³ 넣은 Si도 Masetti 이동도 모델로 계산하면 약 1,000 µΩ·cm다. 실리사이드가 50배 넘게 낮다.

Salicide: 실리콘이 드러난 곳에만 스스로 맞춰 입힌다

Salicide(Self-aligned silicide)는 드러난 모든 Si 영역(게이트, Source, Drain)에 한꺼번에 실리사이드를 만드는 공정이다. 게이트를 패터닝하고 옆벽 Spacer를 만든 뒤 금속을 웨이퍼 전체에 입힌다. 첫 열처리(형성 열처리)에서 금속은 Si와 닿은 곳에서만 반응하고, 분리 산화막이나 Spacer 위에서는 반응하지 않는다. 반응하지 않은 금속과 금속 질화물을 습식으로 골라 녹여 내면 실리사이드가 Si 위에만 저절로 맞춰 남는다. 마지막 두 번째 열처리(변환 열처리)로 저항이 낮은 상으로 바꾼다. Ni(Pt)Si 공정에서도 RTA1은 형성, RTA2는 전이(Transition)로 나뉜다.

열처리를 왜 두 번으로 나눌까. Ti를 예로 들면, 형성 온도가 너무 높으면 분리 영역 위에서도 TiSi₂, TiOx, TiN이 생겨 선택 식각으로 지워지지 않고 이웃 소자끼리 단락된다. 그래서 형성 열처리는 퍼니스에서 700 °C 아래, RTP에서도 보통 775 °C를 넘지 않는다. 낮은 온도에서 일단 Si 위에만 실리사이드를 만들고, 남은 금속을 걷어 낸 뒤 높은 온도로 상을 바꾸는 것이다. Mann 등이 보인 RTP 예는 형성 700 °C 30초, 변환 900 °C 1초였다.

단계별 근거: Salicide 순서, Ti 형성 온도의 상한, 질소 분위기와 Bridging, 금속 1 nm당 Si 소모와 실리사이드 두께, 상별 비저항과 형성 온도, 금속 확산형과 Si 확산형, Ni(Pt)의 두 단계 RTA와 Pt의 효과. 참고선의 비율은 150 nm 접합에서 TiSi₂를 약 55 nm로 제한한 예에 TiSi₂의 소모비(2.27/2.51)를 곱해 얻었다(계산: 약 50 nm / 150 nm).

Si를 먹으며 자란다: 소모량과 접합 깊이

실리사이드는 밑의 Si를 먹으며 자란다. 금속 1 nm가 반응하면 TiSi₂는 Si 2.27 nm를 먹고 2.51 nm가 되며, CoSi₂는 3.64 nm를 먹고 3.52 nm, NiSi는 1.83 nm를 먹고 2.34 nm가 된다. 스퍼터로 입히는 금속막은 실질적으로 20~30 nm보다 얇게 만들기 어려웠으므로(2004년 무렵 노트 기준), 이 소모량이 곧 접합 깊이의 하한이 되었다. 실리사이드 아래로 튀어나가는 Spiking 때문에 여유도 더 필요하다. 계산하면 Co 20 nm는 Si를 약 73 nm 먹지만 Ni 20 nm는 약 37 nm만 먹는다. 접합이 얕아질수록 Si를 적게 먹는 NiSi가 유리해진 이유다. 반대로 실리사이드를 두껍게 하면 면저항과 열 안정성은 좋아지지만 접합 누설이 는다. Mann 등의 예에서 150 nm 깊이 접합의 p⁺ 위 TiSi₂는 누설 때문에 약 55 nm로 제한되었다.

TiSi₂의 두 얼굴: C49와 C54

Ti와 Si를 500 °C 위로 가열하면 먼저 저항이 높은 C49 상(60–90 µΩ·cm)이 생기고, 더 가열해야 저항이 약 4배 낮은 C54 상(12–20 µΩ·cm)으로 바뀐다. 변환의 활성화 에너지는 4–8 eV로 매우 커서(옅게 도핑한 (100) Si에서 약 5.7 eV) 높은 온도가 필요하다. C54는 약 800 °C에서 생기는데, 900 °C를 넘으면 막이 방울처럼 끊어지는 응집(Agglomeration)이 시작되어 면저항이 다시 오른다. 공정 창이 약 100 °C뿐이다. 게다가 변환은 C54의 씨앗(핵)이 생겨야 시작되는 핵 생성 제한(Nucleation-limited) 반응이다. 선이 좁으면 길이당 핵이 적어 C49가 남은 구간이 생기고, 0.6 µm 선은 40 µm 선보다 면저항 분포에 높은 쪽 꼬리가 길게 나타났다.

CoSi₂와 NiSi, 그리고 Pt

CoSi₂는 낮은 저항 상을 TiSi₂보다 훨씬 쉽게 얻고, 선폭 효과가 거의 없다. 다만 Si 소모가 크고 열 안정성이 나빠 Ti 덮개를 얹어 보완했다. Co 반응에서는 Co가 주로 움직이므로 TiSi₂보다 Bridging에 덜 취약하다. Stanford 노트는 Co를 낮은 온도에서는 금속이, 높은 온도에서는 Si가 주로 움직이는 경우로 나눠 적는다.

NiSi는 Si 소모(1.83)와 형성 온도(400–600 °C)가 낮아 얕은 접합에 맞는다. 대신 Si 위에서 약 650 °C까지만 안정하고 700 °C 위에서는 안정성이 나쁘며, 더 높은 온도에서는 저항이 높은 NiSi₂(40–50 µΩ·cm) 쪽으로 간다. 그래서 CMOS Source/Drain 콘택의 NiSi는 응집을 막으려고 흔히 Pt와 합금한다. Pt를 넣으면 (111) Si에서 NiSi₂가 생기는 온도가 800 °C에서 950 °C로 오른다. GLOBALFOUNDRIES의 학회 발표 초록은 Pt가 NiSi 구간을 넓히고 응집을 늦추며 NiSi₂를 억제하고, Ni 확산을 늦춰 실리사이드가 옆이나 아래로 파고드는 Encroachment와 Piping을 줄인다고 요약한다.

W 플러그: TiN 위에 W를 채운다

리소그래피가 작아지면서 콘택과 Via 구멍의 종횡비가 커지자, Al을 녹여 흘려 넣는 Reflow로는 믿을 만하게 채우기 어려워졌다. 그래서 구멍을 CVD W로 채우고 위를 걷어 내는 W 플러그(W plug)가 들어왔다. 처음에는 플라즈마 Etchback으로 위를 걷어 냈지만, W CMP로 바꾸며 수율이 올랐고 상감(Damascene) 방식의 금속 연마가 된다는 것도 보여 주었다. 4장의 다마신과 5장의 CMP가 여기서 이어진다.

Ti와 TiN: 붙이고 막는 두 겹

CVD W는 SiO₂에 잘 붙지 않아서 접착층(Glue layer)이 필요하고, 가장 좋은 선택이 TiN이다. 그 아래의 Ti는 Si(또는 실리사이드)와 좋은 접촉을 만들고 붙여 주며, TiN은 Barrier가 된다. 6절에서 보겠지만 이 TiN에 틈이 있으면 W 원료가 아래의 Ti와 반응해 큰 결함이 생긴다.

WF₆의 두 가지 환원: 핵 생성층과 벌크 W

W CVD의 원료는 육불화텅스텐(WF₆)이다. 수소로 환원하는 반응은 WF₆ + 3H₂ → W + 6HF인데, 이 반응에는 H₂가 쪼개진 원자 수소가 필요하다. H₂는 금속 표면에서는 잘 쪼개지지만 절연막 위에서는 잘 쪼개지지 않아서, 수소 환원은 이미 금속이 있는 곳에서만 잘 일어난다. 이 성질로 Si나 W 위에만 골라 키우는 선택적 W CVD도 연구되었지만, 선택성 상실, 옆으로 파고드는 Encroachment, 터널 같은 문제가 양산을 가로막았다. 실란(SiH₄)으로 환원하면 표면을 가리지 않고 자란다.

그래서 W 채움은 두 단계로 한다. 먼저 WF₆와 SiH₄로 얇은 핵 생성층(Nucleation layer)을 TiN 위에 고르게 깔고, 그 위에서 WF₆와 H₂로 벌크 W(Bulk W)를 키운다. Novellus 특허에 기술된 내용을 보면, 일반적인 W 증착 조건은 약 300~500 °C, 10~300 Torr이고, 원료를 번갈아 넣는 펄스 핵 생성층(PNL)은 약 450 °C 아래, 바람직하게는 250~350 °C(또는 275~350 °C)에서 만든다. 핵 생성층은 약 10~30 Å이면 되고 더 얇으면 얼룩덜룩해진다. 핵 생성층은 벌크보다 비저항이 높아서 가능한 한 얇아야 하며, 이 특허의 한 예에서 약 300 Å 두께의 W 막이 약 16~18 µΩ·cm였다.

옆벽에서 자라 가운데서 만난다: Seam과 Keyhole

CVD W가 구멍의 바닥과 옆벽에서 거의 같은 속도로 자란다고 하자(고른 증착, Conformal). 그러면 양쪽 옆벽에서 자란 W가 가운데에서 만나며 구멍이 닫히고, 만난 자리에 이음매인 Seam이 남는다(원리에서 나온 해석). 입구가 아래보다 좁으면 입구가 먼저 막혀 안쪽에 빈 공간이 갇힌다. 이것을 Keyhole(Keyhole void)이라 한다. 장비사 Applied Materials는 종횡비가 높거나 입구 쪽이 좁아지는(Re-entrant) 구조를 기존 CVD W로 채우면 Seam과 Void가 생기기 쉽다고 설명한다. 옆벽 증착이 바닥보다 훨씬 느린 증착에서도 열쇠 구멍 모양의 Void가 생긴다. 아래 애니메이션은 세 가지 단면을 같은 속도로 채운다.

콘택에서 생기는 문제들

옛 문제: Al Spiking

W 플러그 이전에는 Al을 Si에 직접 붙였다. Al은 450 °C에서 Si를 약 0.5%, 525 °C에서 약 1.0% 녹이고, 450 °C의 Al 속에서 Si의 확산 계수는 10⁻⁸ cm²/s로 크다. 열처리 동안 Si가 Al에 녹아 배선을 따라 빠져나가면 Si에 빈자리가 생기고, Al이 그 자리를 채우며 접합 속으로 가시처럼 파고든다. 이것이 Spiking이고, 얕은 접합을 단락시킨다. 순수 Al은 2~3 µm보다 얕은 접합에 쓸 수 없었다. Al에 Si를 1~2% 미리 넣으면 Spiking은 줄지만, 식을 때 석출된 Si가 Al로 도핑된 p형이라 n⁺와의 접촉을 나쁘게 만든다. 더 나은 해법은 사이에 Ti나 TiSi₂, 그리고 TiN Barrier를 두는 것이었다. 실리사이드도 400 °C 아래에서 Al과 반응하므로, TiN이나 TiW Barrier가 약 500 °C까지 이 반응을 막아 준다.

Volcano: TiN의 작은 틈이 W 막을 뚫는다

실리사이드의 문제: 응집, Bridging, 도펀트 손실, 누설

앞에서 본 문제를 원인별로 모으면 다음과 같다. 응집은 Si가 실리사이드 막을 지나 확산해 결정립계에 석출되면서 생긴다. 결정립계의 홈이 막 두께만큼 깊어지면 막이 끊어지고, 선폭이 결정립 크기와 비슷한 좁은 선에서 특히 문제가 된다. Bridging은 Si가 주로 움직이는 Ti 같은 금속에서 Si가 Spacer 위로 번져 실리사이드 가닥이 게이트와 Source/Drain을 잇는 단락이다. 질소 분위기 열처리에서는 질소가 Ti의 결정립계로 빠르게 들어가 Si의 먼 거리 확산을 막는다. 도펀트 손실도 있다. 다결정 실리사이드 속 도펀트 확산은 단결정 Si보다 5~6자릿수 빨라 도펀트가 실리사이드로 빠져나가고 접촉 저항이 변할 수 있다. Ti는 도펀트와 화합물을 만들고, B가 실리사이드로 빠져나가 계면의 B 농도가 줄면 pMOS의 직렬 저항이 커진다. 2절에서 본 대로 ρ_c는 계면 농도에 지수로 민감하다. 마지막으로 실리사이드 금속은 Si 띠 간격 가운데 가까이에 깊은 준위(예: Ti는 E_C − 0.21 eV)를 만들어 접합 누설을 키운다.

Pre-clean: 금속을 올리기 전에 산화막을 걷어 낸다

금속을 Si와 반응시켜 실리사이드를 만드는 방법은 계면의 청결과 진한 도핑에 민감하다. 그래서 금속을 올리기 직전에 Si 표면에 남은 산화막을 걷어 내는 Pre-clean을 한다. Applied Materials는 플라즈마 스퍼터 식각 대신 고진공 속 건식 화학 공정(Siconi)으로 NiSi 형성 전에 산화된 Si를 없애고, 습식 세정 뒤의 대기 시간도 없앤다고 소개했다. 같은 회사는 기존 에피 전처리가 습식 세정 뒤 800 °C 굽기였던 데 비해 이 방식은 130 °C 아래에서 산화막을 없앤다고 설명한다(장비사 주장). 학회 초록에 따르면, NF₃와 NH₃ 원격 플라즈마에서 생긴 NH₄F 계열이 SiO₂와 반응해 플루오로규산염 염이 되고, 이 염을 열처리로 SiF₄와 NH₃로 승화시킨다. 이렇게 손상 없이 산화막을 없애 MOL 접촉 저항을 낮춘다.