막의 종류와 물성

막마다 맡은 일

트랜지스터 하나를 완성하고 그 위에 배선을 올리기까지 웨이퍼 위에는 막이 수십 번 쌓였다가 깎이고 다시 쌓인다. 막은 저마다 맡은 일이 있다. 전기를 막는 절연막, 전기를 나르는 도체, 식각이나 연마를 멈춰 세우는 정지막, 패턴을 아래로 옮겨 주는 Hard Mask, 게이트 옆벽을 감싸는 Spacer(옆벽 절연막)와 얇게 덧입히는 Liner(속막), 칩 맨 위에서 습기를 막는 보호막이다. 맡은 일이 다르면 요구도 다르다. 예를 들어 게이트 Spacer는 좁은 옆벽을 고르게 덮어야 하고, 뒤따르는 세정을 견디도록 습식 식각 속도가 낮아야 하며, 이미 만든 게이트를 해치지 않도록 낮은 온도에서 쌓여야 한다.

이 장의 출발점은 한 문장이다. 같은 이름의 막이라도 만드는 법이 다르면 다른 막이다. 실리콘을 직접 산화시켜 키운 열산화막은 CVD로 쌓은 산화막보다 치밀하고 식각이 느리다. 그래서 현장에서는 막을 그냥 'SiO₂'나 '질화막'이라 부르지 않고 'LPCVD 질화막', 'PECVD 산화막', 'HDP 산화막'처럼 만드는 법을 붙여 부른다. 아래 단면에서 막을 하나씩 눌러 보자. 그 막이 무슨 일을 하는지, 주로 어떻게 쌓는지, 무엇을 지켜봐야 하는지가 나온다.

막별 근거: STI·PMD·IMD·보호막의 HDP-CVD, O₃/TEOS 열 CVD 갭필, Flowable CVD, High-k와 금속 게이트 도입, ALD HfO₂의 단차 피복, Spacer의 요구와 CESL·응력 질화막, 인장 질화막 Capping과 Low-k CDO, 질화막의 쓰임새, Low-k SiCOH와 유전체 캡, 탄소 Hard Mask, 3D NAND 몰드 적층과 게이트 교체·채널.

막을 읽는 여섯 가지 숫자

막의 품질을 말할 때 쓰는 숫자는 대체로 정해져 있다. 아래 표는 각 숫자가 무엇을 알려 주는지, 어떤 장비로 재는지를 정리한 것이다. 재는 원리는 10장(막을 재는 법)에서 자세히 다루고, 이 장은 숫자가 무엇을 뜻하는지에 집중한다.

이 숫자들은 따로 놀지 않는다. 플라즈마 질화막에서는 막 속 수소의 양과 BHF 식각 속도가 함께 움직이고, 상용 반응기 아홉 대에서 만든 질화막을 비교하면 수소가 4~39 at.%로 퍼져 있는 동안 식각 속도는 세 자릿수에 걸쳐 달라졌다. 하나를 보면 다른 것을 짐작할 수 있다는 뜻이다. 이 장의 시뮬레이터는 이 연결을 하나씩 따라간다.

산화막: 같은 SiO₂, 다른 막

산화막(SiO₂)은 가장 많이 쓰는 절연막이다. 만드는 길은 크게 둘이다. 첫째는 열산화막(Thermal oxide)이다. 실리콘 웨이퍼를 고온의 산소나 수증기 속에 두어 실리콘 표면 자체를 산화시킨다. Williams 등이 기준으로 쓴 열산화막은 1,100 °C의 수증기 분위기에서 키웠다. 실리콘이 산화막으로 바뀌는 것이므로 실리콘이 드러난 곳에서만 자라고, 높은 온도가 필요하다. 둘째는 CVD로 기체 원료에서 SiO₂를 쌓는 방법이다. Williams 등은 대표적인 CVD 산화막인 LTO가 증착 온도가 낮고 실리콘이 아닌 표면 위에도 두껍게 쌓을 수 있어서 많은 자리에서 열산화막 대신 쓰인다고 적었다. CVD 산화막은 원료와 방식에 따라 다시 여러 갈래로 나뉜다.

• LTO(Low-Temperature Oxide): 실레인(SiH₄)과 산소로 약 400~450 °C에서 쌓는다.
• TEOS 산화막(Tetraethyl orthosilicate, Si(OC₂H₅)₄): 액체 원료 TEOS를 LPCVD로 650~800 °C에서 열분해한다. TEOS 산화막의 반응 부착 계수는 0.05~0.1로 실레인 산화막(0.2~0.4)보다 낮아 단차를 더 고르게 덮는다. 왜 그런지는 5장(단차 피복과 Gap Fill)에서 본다.
• PECVD 산화막: 플라즈마의 도움으로 300~400 °C에서 쌓는다. 예를 들어 SiH₄와 N₂O로 300 °C에서 만든 막, 350 °C에서 만든 막이 보고되어 있다. 원리는 4장(PECVD·HDP)에서 다룬다.
• 좁은 틈을 메우는 산화막: 증착과 스퍼터를 함께 하는 HDP-CVD가 STI, PMD, IMD, 보호막에 쓰이고, 플라즈마 없이 오존과 TEOS로 쌓는 열 CVD 산화막이 STI와 PMD 갭필에 쓰인다.
• PSG(Phosphosilicate glass): LTO에 P₂O₅를 보통 5~10% 섞은 유리다. 인을 넣으면 유리가 흘러 표면이 평탄해진다.

같은 SiO₂인데 무엇이 다를까. 실마리는 온도와 원료에 있다. PECVD 산화막은 보통 수소를 2~9 at.% 품고, 300 °C에서 SiH₄와 N₂O로 만든 플라즈마 산화막은 5.7 at.%의 수소를 모두 OH 형태로 담고 있었다. 쌓는 속도도 중요하다. Batey와 Tierney는 흔히 쓰던 빠른 속도(약 500 Å/min)로 쌓은 PECVD 산화막은 재현성이 나쁘고 다공성이었지만, 느리게(약 60 Å/min) 쌓은 막은 비교적 치밀했고 350 °C에서 만든 막이 700 °C APCVD 산화막과 견줄 만했다고 보고했다. 낮은 온도에서 빨리 쌓을수록 원료에서 온 수소와 OH가 덜 빠져나가고 Si–O 결합망이 덜 촘촘해진다고 읽을 수 있다(원리에서 나온 해석).

이 차이는 측정값에 흔적을 남긴다. FTIR에서 Si–O–Si 결합의 흡수 봉우리는 막 속 산소 함량에 따라 약 940 cm⁻¹에서 화학량론 SiO₂의 1075 cm⁻¹까지 옮겨 가고, 원료가 덜 반응한 막에서는 SiH, NH 띠가 함께 보인다. 엘립소메트리로 재는 굴절률도 단서다. 비정질 SiO₂인 용융 실리카의 굴절률은 633 nm에서 약 1.457이다(Sellmeier 식으로 계산). 산화막의 굴절률이 이 값에서 벗어나면 조성이나 밀도가 다르다는 신호로 읽는다.

식각 속도로 막의 품질 읽기

밀도를 직접 재는 XRR은 번거롭다. 가장 손쉬운 방법은 막을 묽은 불산에 담가 얼마나 빨리 녹는지 보는 것이다. 단위 시간에 녹아 없어지는 두께를 습식 식각 속도(Wet etch rate, WER)라 하고, 같은 식각액에서 열산화막의 WER로 나눈 값을 WERR(Wet etch rate ratio)이라 부른다. CVD 산화막보다 치밀한 열산화막을 기준으로 삼는 것이다. 막의 밀도와 식각 속도가 함께 움직인다는 것은 ALD 질화막에서도 확인되었다. 전구체·반응기·공정 조건을 가로질러 밀도가 높을수록 HF 식각 속도가 낮았다. 식각액으로는 물 10 : 49% HF 1로 섞은 10:1 HF와, 40% NH₄F 5 : 49% HF 1로 섞어 속도가 안정된 BHF(Buffered HF, 5:1)를 흔히 쓴다. 이 장의 식각 속도는 모두 Williams 등이 한 실험실에서 같은 방법으로 잰 표 값이다.

표의 산화막을 나란히 놓으면 규칙이 보인다. 열처리(Anneal, 어닐)를 하면 막이 치밀해져 HF에서 느려진다. 5:1 BHF에서 PECVD 산화막은 490에서 240 nm/min으로, PSG는 680에서 440 nm/min으로 줄었다. 그래도 어닐한 PECVD 산화막은 여전히 열산화막의 약 2.4배다(계산). 10:1 HF에서는 차이가 더 크다. 어닐하지 않은 PSG는 1,500 nm/min으로 열산화막(23 nm/min)의 약 65배였다. MEMS에서 PSG를 희생층으로 쓰는 것도 HF에서 훨씬 빨리 녹기 때문이다. 오존/TEOS 산화막에서도 증착 온도와 O₃/TEOS 비를 높이면 습식 식각 속도가 낮아진다는 보고가 있다.

질화막: 단단하지만 수소를 품는 막

질화막(Si₃N₄, 조성이 정확히 맞지 않으면 SiNₓ)은 산화막과 짝을 이루는 막이다. 수분을 잘 통과시키지 않아 식각 마스크, 산화 마스크, 웨이퍼를 덮는 보호막으로 쓰이고, 게이트 Spacer, 식각 정지층, 패시베이션에도 쓰인다. 콘택을 뚫을 때 식각을 멈춰 세우는 CESL(Contact Etch Stop Layer)은 큰 응력을 일부러 실어 트랜지스터 채널을 당기는 데도 쓴다.

LPCVD 질화막과 PECVD 질화막

LPCVD 질화막은 다이클로로실레인(SiH₂Cl₂, DCS)과 암모니아를 고온에서 반응시켜 만든다. 강의 자료의 반응식은 3SiH₂Cl₂ + 4NH₃ → Si₃N₄ + 6HCl + 6H₂, 약 750 °C다. 한 대학 시설의 인증 레시피는 767~773 °C, 250 mTorr에서 굴절률 2.01, 약 1,100 MPa의 인장 응력을 기록했다. LPCVD 질화막은 단차를 고르게 덮고 식각에 강하지만 700 °C 이상이 필요하다. 수소는 적지만 응력이 1,000 MPa를 넘는 것이 약점이어서, 실리콘을 일부러 더 넣은 Si-rich 질화막을 약 800 °C에서 쌓아 응력을 50 MPa 미만의 약한 인장으로 낮추기도 한다.

PECVD 질화막은 400 °C 이하에서 쌓을 수 있지만 식각 저항과 단차 피복은 대개 LPCVD에 못 미친다. 가장 큰 차이는 수소다. Lanford와 Rand가 330~350 °C 플라즈마 질화막을 재 보니 수소가 약 20~25 at.%였고, 그중 약 4분의 3이 실리콘에, 나머지가 질소에 붙어 있었다. 그래서 PECVD 질화막을 SiₓNᵧH_z나 SiN:H로 쓰기도 한다. 수소가 15 at.%를 넘으면 신뢰성 문제와 낮은 식각 저항을 일으킨다는 것이 한 특허의 문제 제기다. 그렇다고 PECVD가 늘 수소투성이인 것은 아니다. 조건을 잘 고르면 250 °C에서도 N/Si = 1.33, 굴절률 1.980, 수소 10 at.% 미만의 막을 얻을 수 있다.

굴절률은 조성의 지문

질화막의 굴절률은 실리콘과 질소의 비율을 알려 준다. 실리콘이 많을수록 굴절률이 높다. Williams 등은 PECVD 질화막을 쌓으면서 실레인 유량만 바꿔 여섯 가지 막을 만들었다. 실레인을 가장 적게 흘린 막은 실리콘이 가장 적었고, 굴절률도 가장 낮았다. 이 막들을 10:1 BHF에 담그면 어떻게 될까.

굴절률 1.83인 막은 1분에 11 nm, 2.03인 막은 4.3 nm 녹았고, 2.5를 넘으면 2.5~2.8 nm/min에서 거의 바뀌지 않았다. 그런데 가장 느린 2.5 nm/min도 LPCVD 질화막보다는 훨씬 빠르다. 저자들은 그 이유를 LPCVD 질화막의 수소가 훨씬 적다는 데서 찾는다. 굴절률 하나만 보고 막을 판단하면 안 되는 이유다. 굴절률은 조성을, WER은 치밀함과 수소를, FTIR의 Si–H(약 2160 cm⁻¹)와 N–H(약 3350 cm⁻¹) 흡수는 수소가 어디에 얼마나 붙어 있는지를 알려 준다. 셋을 함께 보아야 막이 보인다.

얇아질수록 약점이 드러나는 것도 질화막의 특징이다. 같은 공정의 PECVD 질화막이라도 150~300 nm 막은 약 7 MV/cm에서 절연이 깨졌지만 50 nm 막은 약 3 MV/cm에서 깨졌고, 얇은 막의 조기 파괴는 바늘구멍(Pinhole)이 많은 것과 함께 나타났다.

벗길 막과 지킬 막: 식각 선택비

공정에서는 한 막을 벗기면서 바로 옆이나 아래의 다른 막은 지켜야 하는 일이 많다. 두 막의 식각 속도 비를 식각 선택비(Etch selectivity)라 한다. 질화막을 녹이는 몇 안 되는 습식 식각액이 160 °C의 뜨거운 인산(85%)이다. 인산은 포토레지스트도 녹이므로 마스크로는 산화막을 쓴다. Williams 표에서 화학량론 LPCVD 질화막은 인산에서 4.5 nm/min, 열산화막은 0.18 nm/min이므로 선택비는 25 : 1이다(계산). 거꾸로 10:1 HF에서는 열산화막이 23 nm/min, LPCVD 질화막이 1.1 nm/min이라 산화막을 약 21배 빨리 벗길 수 있다(계산). 아래 시뮬레이터에서 직접 짝을 지어 보자.

시뮬레이터의 식각 속도는 모두 Williams 등의 표 III·IV에서 가져왔다. 인산은 85%, 160 °C이며 저자들은 이 식각액의 속도가 온도에 매우 민감하다고 적었다.

막의 응력: 웨이퍼를 휘게 하는 힘

막은 기판에 단단히 붙어 있다. 그런데 막이 원래 자기 모양보다 조금 더 작아지고 싶어 하거나 커지고 싶어 하면 어떻게 될까. 줄어들고 싶은 막은 기판 윗면을 안쪽으로 끌어당기고, 그 결과 웨이퍼는 막 쪽이 오목한 그릇 모양이 된다. 이 상태를 인장 응력(Tensile stress)이라 한다. 늘어나고 싶은 막은 기판 윗면을 바깥으로 밀어 막 쪽이 볼록한 우산 모양을 만든다. 이것이 압축 응력(Compressive stress)이다. 케임브리지 대학의 교육 자료는 윗면이 볼록할 때 곡률을 양으로 잡으면 그때의 막 응력이 음, 곧 압축이라고 부호를 정한다. 문헌마다 부호를 다르게 쓰므로 숫자의 부호보다 '어느 쪽이 오목한가'를 함께 적는 습관이 안전하다.

응력은 어디서 오나: 진성 응력과 열 응력

막의 응력은 크게 두 몫으로 나눈다. 하나는 막이 쌓이는 동안 생기는 진성 응력(Intrinsic stress)이다. PECVD 질화막에서 이온 충돌이 강한 낮은 주파수 방전은 막을 치밀하게 다져 응력을 인장에서 압축으로 바꾼다. 그래서 높은 주파수(13.56 MHz)는 인장, 낮은 주파수(187 kHz)는 압축 막을 주고, 둘을 섞으면 응력의 절댓값이 작아진다. 왜 주파수가 이온 충돌을 바꾸는지는 4장(PECVD·HDP)에서 다룬다. 앞 절에서 본 것처럼 수소가 빠져나가며 생기는 인장 응력도 진성 응력의 한 갈래다.

다른 하나는 열 응력(Thermal stress)이다. 높은 온도에서 응력 없이 쌓은 막이라도 실온으로 식으면 막과 기판이 줄어드는 정도가 다르다. 그 차이가 막에 걸리는 불일치 변형이 된다. 막이 기판보다 훨씬 얇으면 이 변형은 거의 다 막이 떠안는다.

열산화막을 예로 들어 보자. 독일 킬 대학의 강의 자료는 실리콘의 열팽창 계수를 약 3×10⁻⁶ K⁻¹, 석영(SiO₂)을 0.6×10⁻⁶ K⁻¹, 석영의 영률을 70 GPa로 잡고 산화막을 700 K 식히는 예제를 든다. 식는 동안 실리콘이 산화막보다 더 많이 줄어들므로 산화막은 기판에 떠밀려 압축 응력을 받는다. 이 값으로 계산하면 크기는 약 70 GPa × 2.4×10⁻⁶ K⁻¹ × 700 K ≈ 1.2×10² MPa이다(강의 자료는 어림셈으로 약 140 MPa). 푸아송 비를 넣어 이축 탄성률을 쓰면 조금 더 커진다. 강의 자료는 산화막이 웨이퍼 뒷면에도 똑같이 자라서 앞뒤의 힘이 맞서다가, 뒷면 산화막을 불산으로 벗기면 웨이퍼가 휜다고 덧붙인다.

응력에서 휨으로: Stoney 식

막의 응력은 직접 잴 수 없지만, 웨이퍼가 얼마나 휘었는지는 잴 수 있다. 막이 기판보다 훨씬 얇고 응력이 사방으로 고르며 휨이 작으면, 웨이퍼의 곡률과 막의 응력은 간단한 비례식으로 이어진다. 이것이 Stoney 식(Stoney equation)이다. 1909년 Stoney가 전기 도금한 금속막이 벗겨지며 말리는 현상을 다룬 논문에서 출발했다.

실리콘은 방향에 따라 단단함이 다르지만 (001) 웨이퍼의 이축 탄성률은 면 안의 방향과 상관없이 하나로 정해진다. Knowles의 식과 실리콘 탄성 상수로 계산하면 약 180 GPa다. 300 mm 웨이퍼의 두께는 775 µm다. 이 값으로 앞의 LPCVD 질화막(인장 약 1,100 MPa)을 100 nm 쌓으면 곡률 반지름은 약 164 m, 300 mm 웨이퍼 가운데의 휨은 약 69 µm가 된다(계산). 식에서 응력 \(\sigma_f\)와 두께 \(h\)는 곱으로만 들어간다. 응력이 10분의 1인 막을 10배 두껍게 쌓아도 휨은 같다. 아래 시뮬레이터로 확인해 보자. 웨이퍼 곡률을 재는 장비와 방법은 10장(막을 재는 법)에서 다룬다.

예시 응력: LPCVD 질화막 약 1,100 MPa, Si-rich 질화막 50 MPa 미만, PECVD 질화막 HF 인장 120~150 MPa·LF 압축 600~700 MPa(같은 장비), 열산화막 냉각 약 118 MPa 압축(위의 계산). 상수: 이축 탄성률, 웨이퍼 두께, 3D NAND 휨 범위 +300 µm(bowl)~−550 µm(umbrella).

응력이 늘 나쁜 것은 아니다. Intel의 90 nm 공정은 인장 질화막으로 NMOS를 덮어 전자 이동도를 약 20% 높였고, PMOS에는 Source/Drain에 SiGe를 채워 넣어 채널을 한 방향으로 눌러 정공 이동도를 50% 넘게 높였다. 갭필용 오존/TEOS 산화막도 응력을 주는 막으로 소개된다. 3D NAND에서는 응력을 상쇄하는 쪽으로 쓴다. 한 특허는 산화막과 질화막을 한 PECVD 챔버에서 진공을 깨지 않고 번갈아 쌓으면서 산화막은 압축, 질화막은 인장 응력이 되게 해 크기를 맞추고, 적층 전체의 응력을 150 MPa 미만으로 묶어 기판이 변형되지 않게 한다고 적었다.

유전 상수로 고르는 막: Low-k와 High-k

두 도체 사이에 절연막이 끼어 있으면 그것은 곧 커패시터다. 평행판 커패시터의 용량은 \(C = k\varepsilon_0 A/d\)로, 절연막의 유전 상수(Dielectric constant, k)에 비례하고 두께 \(d\)에 반비례한다. 칩 안에는 이 용량을 줄여야 하는 곳과 키워야 하는 곳이 함께 있다. 배선과 배선 사이에서는 용량이 작아야 신호가 빨리 오가고 쓸데없는 충·방전이 준다. 게이트 아래에서는 용량이 커야 작은 전압으로 채널을 잘 끌어당긴다(원리에서 나온 해석). 그래서 배선 사이에는 k가 작은 Low-k(저유전율 절연막)를, 게이트 아래에는 k가 큰 High-k(고유전율 절연막)를 쓴다. 기준은 SiO₂의 k = 3.9다.

Low-k: 배선 사이를 비우기

트랜지스터가 작아질수록 빨라졌지만, 0.25 µm 세대에 이르자 배선이 칩 성능의 병목이 되었다. 배선의 저항과 용량을 줄일 새 재료가 필요해졌고, 1997년 구리가 알루미늄을 대신했으며, 약 7년 뒤 90 nm 세대에서 배선 사이의 SiO₂가 Low-k SiCOH(탄소를 넣은 산화막)로 바뀌었다. Intel의 90 nm 공정도 구리 배선 7층과 Low-k CDO(탄소 도핑 산화막)를 썼다. SiCOH는 Si–O 결합망에 메틸기(Si–CH₃)가 붙은 막으로 PECVD로 쌓는다.

k를 더 낮추는 방법은 막에 빈 구멍, 곧 기공을 넣는 것이다. Grill 등의 PECVD SiCOH에서 k = 2.8인 막에는 기공이 검출되지 않았고, k가 낮아질수록 기공이 커졌지만 5 nm 미만이었으며 k = 2.05에서도 대부분 2.5 nm보다 작았다. 대가도 분명하다. 기공이 많은 막은 SiO₂보다 밀도와 결합망이 약해 패키징 중에 고장이 났고, k가 2.7보다 낮아지면 집적 문제가 예상되었다. 가장 까다로운 것은 플라즈마 손상이다. 식각과 애싱의 플라즈마에서 나온 산소 라디칼이 기공으로 스며들어 Si–CH₃를 물을 좋아하는 Si–OH로 바꾸면, 막이 물을 빨아들여 k와 누설이 오르고 절연 파괴 전압이 낮아진다. 이 손상은 k가 낮아질수록 더 다루기 어려워진다. 기공이 생기면서 기공 밀봉도 중요해졌다.

식각으로 드러난 배선 사이의 옆벽은 플라즈마를 직접 맞으므로 손상이 쌓이기 쉬운 자리라고 볼 수 있다(원리에서 나온 해석). 손상층의 두께는 그대로인데 배선 간격이 좁아지면 어떻게 될까. 아래 모델은 두 배선 사이를 손상층–Low-k–손상층이 직렬로 이어진 평행판으로 보고, 실제로 느끼는 유효 유전 상수를 계산한다.

High-k: 두껍게 쌓고 얇게 보이기

게이트 아래에서는 반대 문제가 생긴다. 트랜지스터를 줄이면서 게이트 산화막도 얇게 만들어 왔는데, SiO₂가 1.4 nm까지 얇아지자 누설 전류가 너무 커졌다. 1 nm 아래에서는 전자가 절연막을 터널링해 빠져나가기 때문이다. 해법은 물리적으로는 두꺼워서 터널링이 어렵지만 k가 커서 용량은 얇은 SiO₂만큼 큰 막을 쓰는 것이다. 이런 막의 두께를 같은 용량을 내는 SiO₂ 두께로 환산한 값이 EOT(Equivalent Oxide Thickness, 등가 산화막 두께)다.

k만 크다고 좋은 것은 아니다. 전자와 정공이 막으로 새어 들지 않으려면 실리콘과의 띠 오프셋이 1 eV 이상이어야 하는데, 표처럼 대부분의 재료는 k가 클수록 띠 간격이 작다. 실리콘과 맞닿아도 반응하지 않는 열역학적 안정성, 계면 품질, 기존 공정과의 호환성, 신뢰성도 함께 따진다. Si 계면에서는 실리케이트 같은 계면층이 생길 수 있다. 막의 결정 상태도 중요하다. 결정립계를 따라 누설이 생기기 쉬워 비정질 막이 유리한데, TEMAHf로 ALD한 HfO₂는 400 °C 열처리 뒤에는 비정질이었지만 600 °C에서 단사정으로 결정화했다. 이런 고유전율 산화막은 처음에 결정화 경향과 많은 전자 결함 때문에 SiO₂보다 전기적 성질이 나빴다. Hf 기반 High-k는 2007년 Intel의 45 nm 마이크로프로세서로 시장에 나왔고, 2009년 32 nm에서는 High-k와 금속 게이트를 함께 썼다. 이 흐름에서 폴리실리콘 게이트가 금속 게이트로 바뀌었다. 몇 nm 두께를 원자층 단위로 고르게 쌓아야 하므로 ALD가 주인공이다. 알킬아마이드 원료로 만든 HfO₂는 종횡비 35가 넘는 구멍도 100% 덮었다. ALD의 원리는 6장(원자층 증착 ALD)에서 다룬다.

숫자로 감을 잡아 보자. HfO₂(k = 22) 3 nm 아래에 SiO₂ 계면층이 0.5 nm 있으면 EOT는 0.5 + 3 × 3.9/22 ≈ 1.03 nm다(계산). 물리 두께는 3.5 nm인데 전기적으로는 1 nm짜리 SiO₂처럼 보인다. 그런데 EOT의 절반 가까이를 겨우 0.5 nm의 계면층이 차지한다. EOT를 더 줄이려면 High-k보다 계면층이 먼저 걸림돌이 된다. 아래 문제에서 직접 맞혀 보자.

Poly-Si, 탄소 Hard Mask, 그 밖의 막

폴리실리콘: 온도가 결정 상태를 정한다

폴리실리콘(Polycrystalline silicon, Poly-Si)은 작은 실리콘 결정들이 모인 막이다. 실레인을 열분해해(SiH₄ → Si + 2H₂) 575~650 °C에서 1분에 10~100 nm씩 쌓고, 강의 자료는 폴리실리콘은 모두 핫월 LPCVD로 만든다고 적는다. 온도 창은 좁다. 575 °C 아래에서는 너무 느려 쓸 수 없고, 650 °C를 넘으면 기상 반응과 실레인 고갈로 균일도가 나빠지고 표면이 거칠어진다. 온도는 결정 상태도 정한다. 한 대학 시설은 폴리실리콘을 약 625 °C, 비정질 실리콘을 약 540 °C에서 쌓고, 다른 시설은 600 °C 아래에서 쌓은 막이 비정질이라고 적는다. 경계 온도는 장비와 조건에 따라 조금씩 다르다. 실레인 LPCVD 폴리실리콘의 반응 부착 계수는 0.001 이하로 아주 낮아서 깊은 구조도 고르게 덮는다. 증착 속도가 온도에 따라 어떻게 바뀌는지는 2장(CVD의 원리)에서, 배치 퍼니스 안의 고갈은 3장(반응기 속의 흐름과 균일도)에서 다룬다.

폴리실리콘은 오랫동안 게이트 전극이었다. High-k가 들어오면서 금속 게이트로 바뀌었지만, 3D NAND에서는 채널 홀 안쪽에 입혀 트랜지스터의 채널로 쓴다. 한 특허는 3D 메모리용으로 산화막과 실리콘 층을 번갈아 쌓을 때 실리콘 층을 SiH₄(He 희석)로 약 400~650 °C에서 PECVD한다고 적었다.

탄소 Hard Mask: 쓰고 지우는 막

깊은 구멍을 뚫으려면 식각 동안 버티는 마스크가 필요하다. 이런 Hard Mask(식각용 단단한 마스크)는 식각 대상보다 훨씬 천천히 깎여야 하며, 많은 응용에서 15 : 1~20 : 1 이상의 식각 선택비가 필요하다. 비정질 탄소 Hard Mask(Ashable hard mask, a-C)는 대부분 탄소와 수소로 이루어지고, 식각이 끝나면 산소 플라즈마로 태워(애싱) 물과 일산화탄소, 이산화탄소로 날려 보낸다. 결합 상태는 증착 조건에 따라 흑연처럼 sp²에서 다이아몬드처럼 sp³까지 바뀐다. 같은 특허는 까다로운 조건 하나를 적는다. 193 nm 노광 장비는 정렬에 633 nm 레이저를 쓰므로 마스크가 633 nm에서 투명해야 하는데, 선택비가 높은 막은 500 °C가 넘는 PECVD로 만들어 왔고 그런 막은 633 nm에서 흡수가 커서 맞지 않는다는 것이다. 장비사는 PECVD 비정질 탄소 Hard Mask가 첨단 DRAM·NAND·로직과 다중 패터닝에 쓰이고, 포토레지스트보다 선택비가 좋으면서 레지스트처럼 애싱으로 지울 수 있다고 소개한다(제조사 설명).

SiON과 금속 막

산화막과 질화막 사이를 잇는 막도 있다. SiON은 산소와 질소의 비율을 바꿔 굴절률을 조절하는 막으로, 한 연구는 PECVD SiON을 굴절률 1.46~1.70 범위에서 최적화했다. 굴절률이 조성의 지문이라는 3절의 이야기와 같은 생각이다. 콘택의 텅스텐, 배선의 구리, 장벽 금속 TiN처럼 CVD·ALD로 쌓는 금속 막은 시리즈의 METAL 책에서 다룬다.

이 장의 막 한눈에