산화막의 품질과 계면

왜 열산화막이 특별한가: Si/SiO₂ 계면

4장에서 열산화막은 실리콘 자체를 SiO₂로 바꿔 만든 막이라는 것을 보았다(4장 1절). 강의 자료들은 실리콘이 반도체 산업의 주인공이 된 이유로 SiO₂와 Si/SiO₂ 계면을 꼽는다. SiO₂는 약 10⁷ V/cm의 전기장을 견디고, 실리콘과 만나는 계면은 안정하고 재현성이 좋다. 같은 SiO₂라도 어떻게 만드느냐가 계면을 정한다. Portland State 대학의 강의 자료는 양극 산화(Anodization)로 만든 SiO₂가 열산화막보다 계면 전하 상태가 10배 많아 MOS에는 쓸 수 없고, 식각도 5배 빠르다고 비교한다. 증착으로 만든 산화막이 열산화막과 어떻게 다른지는 CVD 책 7장(막의 종류와 물성)에서 다룬다.

계면에서 무슨 일이 일어나는지 그려 보자(그림 1). 아래쪽 실리콘은 원자가 규칙적으로 늘어선 결정이고, 위쪽 SiO₂는 결정 위에서 자랐는데도 비정질이다. 규칙적인 격자가 무질서한 그물로 바뀌는 경계에서는 모든 실리콘 원자가 결합할 짝을 찾지 못한다. 짝을 잃고 남은 결합, 곧 댕글링 본드(Dangling bond, 끊긴 결합)가 계면 결함의 대표다. 전자 스핀 공명(ESR)으로 보면 이 결함은 Pb 센터(Pb center)라는 신호로 나타난다. (111) 계면에서는 세 실리콘과 결합한 실리콘(·Si≡Si₃)의 끊긴 결합 한 종류이고, (100) 계면에서는 Pb0와 Pb1 두 종류가 보인다.

계면 결함은 실리콘의 띠틈 곳곳에 에너지 준위를 만들고, 게이트 전압에 따라 전자를 채우거나 비운다. Keithley 실험 노트의 표현으로는 억셉터형은 전자가 차면 음, 비면 중성이고, 도너형은 차면 중성, 비면 양이다. 이런 결함을 계면 트랩(Interface trap)이라 하고, 띠틈 안 에너지 1 eV, 면적 1 cm²마다 몇 개가 있는지로 센 밀도를 D_it(Interface trap density, cm⁻²·eV⁻¹)라 한다. Poindexter 등은 Pb의 스핀 밀도가 띠틈 한가운데(Midgap)의 D_it에 비례하고, 둘 다 (100)에서 (111)보다 약 3배 낮다는 것을 보였다. 이 관계는 800~1,200 °C 산화, n형과 p형, 여러 냉각 조건에서 모두 성립했다. MOS 소자를 (100) 웨이퍼에 만드는 까닭 가운데 하나로 읽을 수 있다(원리에서 나온 해석).

얼마나 많을까. 리뷰에 따르면 열산화한 (111) 계면의 Pb 밀도는 약 4.9×10¹² cm⁻²이고, 800~970 °C에서 산화한 (100) 계면의 Pb0와 Pb1은 각각 10¹² cm⁻² 정도다. 900 °C를 넘으면 계면에서 구조 완화가 일어나 Pb가 준다. 실리콘 (100) 면에는 1 cm²에 원자가 약 6.8×10¹⁴개 있으므로(격자 상수로 계산), 10¹² cm⁻²는 표면 원자 약 700개에 하나꼴이다. 이 정도도 소자에는 너무 많다. 낮은 온도(약 450 °C)의 수소 어닐을 거치면 계면 포획 전하는 10¹⁰ cm⁻² 정도까지 내려가고, 1기압 H₂에서 400~430 °C로 어닐한 계면에는 흔히 (2~10)×10⁹ cm⁻²의 트랩이 남는다. 표면 원자 약 7만~34만 개에 하나꼴이다(계산). Cambridge 대학의 강의 자료는 현대 MOS 공정의 계면 준위 밀도를 10⁹ cm⁻² 정도로 적고, 이것이 10¹⁵ cm⁻³ 기판에서 문턱 전압일 때의 반전층 전자 밀도와 비슷하다고 짚는다. 계면 준위는 게이트와 반전층 사이에서 차폐막처럼 작용해 게이트 전압의 효과를 깎는다. 작은 숫자가 중요한 까닭이다.

수소는 어떻게 이 결함을 막을까. 끊긴 결합이 수소와 결합하면(수소화, Passivation) 계면 트랩 전하가 준다. Brower는 H₂ 분자가 Pb와 직접 반응해 약 220 °C 위에서 수소화가 일어나고 그 활성화 에너지가 1.66 eV이며, 수소화된 센터는 진공에서 550 °C를 넘으면 다시 해리된다는 것을 보였다. 실제 공정의 Forming gas 어닐이 왜 400~430 °C 근처에서 이루어지는지, 수소 대신 중수소를 쓰면 왜 핫 캐리어 수명이 10~50배 늘어나는지는 7장에서 다룬다. 이 장에서는 그 결과를 C–V로 확인하는 법에 집중한다.

네 가지 산화막 전하

계면 트랩만 문제가 아니다. 산화막 안과 계면 근처에는 성격이 다른 전하가 여럿 있다. 1978년 미국 전기화학회(ECS) 전자 부문과 IEEE 반도체 계면 전문가 회의(SISC)가 위원회를 만들어 열산화 실리콘의 산화막 전하를 부르는 이름을 정리했다. 위원장 Deal을 따라 전하는 네 가지로 나뉜다. 당시에는 각 전하의 정체인 미시적 결함을 몰랐기 때문에, 공정에 얼마나 민감한지, 실리콘과 캐리어를 주고받는지, 열처리에 어떻게 반응하는지로 나눴다.

• 고정 산화막 전하(Fixed oxide charge, Q_f): 산화 공정에 따라 정해지는 양전하로, 실리콘과 캐리어를 주고받지 않는다. 계면에서 약 30 Å 안에 있고 움직이지 않는다.
• 계면 포획 전하(Interface trapped charge, Q_it): 계면 결함에 잡힌 전하다. 실리콘과 캐리어를 빠르게 주고받아 표면 전위에 따라 양도 되고 음도 된다. 대부분 약 450 °C의 수소 어닐로 중화된다.
• 가동 이온 전하(Mobile ionic charge, Q_m): Li⁺, Na⁺, K⁺(그리고 H⁺일 수도 있는) 같은 이온으로, 전기장을 걸면 산화막을 가로질러 움직인다. 결함이라기보다 공정 오염이다.
• 산화막 포획 전하(Oxide trapped charge, Q_ot): 높은 전기장으로 캐리어를 산화막에 밀어 넣거나(애벌랜치 주입) 이온화 방사선을 쬘 때 산화막 결함에 잡힌 전하다. 정공이 잡히면 양, 전자가 잡히면 음이다. 전기적으로는 지워지지 않지만 500 °C 아래의 저온 열처리로 어닐된다.

아래 단면에서 각 전하를 눌러 보자. 어디에 있는지, 왜 생기는지, 어떻게 줄이고 어떻게 재는지가 나온다. 재는 법은 3~5절에서 하나씩 실험해 본다.

표 1. 네 가지 산화막 전하. 위 탐색 카드의 설명도 이 표의 출처를 따른다.

고정 전하: 산화가 남긴 흔적

Q_f는 예전에 표면 상태 전하(Q_ss)라고 불렀다. Deal 등은 1967년에 이 전하가 재현성 있게 조절되는 Si–SiO₂ 계의 고유한 성질이고, 산화 중에 실리콘 가까운 산화막에 들어간 과잉 실리콘 때문으로 보인다고 보고했다. 산화가 계면에서 진행된다는 4장의 그림(4장 2절)과 이어 보면, 실리콘이 산화막으로 바뀌는 최전선에 산소와 완전히 결합하지 못한 실리콘이 조금 남는 모습을 떠올릴 수 있다(원리에서 나온 해석).

공정 조건에 따른 경향도 알려져 있다. Vitkavage 등은 (100), (110), (111), (511) 네 방향 모두에서 산화 온도가 낮을수록(750~1,100 °C) Q_f와 D_it가 함께 커진다는 것을 보였다. 같은 연구는 클린룸 밖 공정에서 섞인 가동 이온과 금속 후 어닐의 부재가 이런 경향을 가리거나 부풀릴 수 있다고도 적었다. 산화를 마친 뒤 어떤 분위기에서 식히느냐도 중요하다. Campbell 교재의 'Deal 삼각형' 그림은 높은 온도의 불활성(N₂, Ar) 후산화 어닐이 계면 준위와 고정 전하를 어떻게 바꾸는지 보여 준다. Razouk와 Deal에 따르면 질소나 아르곤에서 어닐하고 식힌 산화막은 산화 직후 계면 준위가 많지만, 낮은 온도의 수소 어닐을 거치면 산소에서 식힌 산화막보다 오히려 낮아진다. 산소에서 식힌 산화막의 계면 준위는 고정 전하처럼 산화 온도에 반비례해, 둘의 뿌리가 같다는 해석을 뒷받침한다. 이 장은 Q_f의 '보통 값'을 숫자로 적지 않는다. 확인한 공개 자료에 경향은 있었지만 대표값은 없었기 때문이다. 실제 값은 그 공정의 C–V로 잰다.

가동 이온: 뜨거우면 움직이는 Na⁺

Q_m의 주인공은 Na⁺, K⁺ 같은 알칼리 이온이다. 이들은 SiO₂ 그물에 끼어들어 Si–O–Si 결합을 끊고 구조를 성기게 만든다. Snow, Grove, Deal, Sah는 1965년에 C–V 곡선의 이동이 산화막 속 이온의 움직임을 보는 강력한 도구라는 것을 보였다. 금속 쪽에 올린 알칼리 이온은 금속에 양의 바이어스를 걸면 산화막–실리콘 계면으로 모였고, 모인 수는 처음에 시간의 제곱근에 비례하다가 포화했다. 확산 계수의 활성화 에너지는 Na 32 kcal/mol, Li 22 kcal/mol이었다. eV로 바꾸면 약 1.39 eV와 0.95 eV다(계산). 이 값과 볼츠만 상수로 계산하면 300 °C에서 Na의 확산 계수는 상온(25 °C)보다 약 10¹¹배 크다. 상온에서는 사실상 얼어 있던 이온이 뜨거운 조건에서는 움직인다. 4절의 BTS 시험이 300 °C에서 이온을 움직이고 상온으로 식혀서 재는 까닭이다.

막는 방법도 일찍 정리되었다. 산화할 때 HCl이나 Cl₂를 몇 mol% 넣으면 퍼니스 관에서 오는 가동 이온 오염이 줄고, HCl과 O₂는 석영 관 '세정'에도 매우 효과적이다. 산화 속도에 주는 영향은 4장 3절에서 보았다. Si₃N₄처럼 이온이 통과하지 못하는 막을 덮으면 소자를 쓰는 동안의 오염을 막을 수 있고, 그런 막 없이도 유효 밀도 10¹⁰ cm⁻² 정도는 얻을 수 있다.

MOS 커패시터와 C–V 곡선

네 전하를 어떻게 '볼' 수 있을까. 가장 오래되고 널리 쓰이는 도구가 MOS 커패시터(Metal–Oxide–Semiconductor capacitor)의 C–V 측정(Capacitance–Voltage)이다. 산화막 위에 금속이나 다결정 실리콘 전극을 올리면 된다. 전극의 면적이 커패시터의 면적이 되고, 산화막이 유전체가 된다. 직류 게이트 전압을 천천히 쓸면서 작은 교류 전압을 얹고, 그 교류에 응답하는 전류로 용량을 잰다.

첫 번째 직관은 평행판 커패시터다. 전하가 산화막 양쪽 면에 붙어 있으면 용량은 산화막 용량 \(C_{ox} = \varepsilon_{ox}/t_{ox}\) 하나로 정해진다. 두 번째 직관은 "실리콘 쪽 판이 안으로 물러날 수 있다"는 것이다. 실리콘이 전하를 잃고 공핍되면 그 공핍층이 또 하나의 유전체가 되어 산화막과 직렬로 이어지고, 공핍층이 넓어질수록 전체 용량이 준다. p형 실리콘에서 게이트 전압을 음에서 양으로 올리면 세 가지 상태를 차례로 지난다.

• 축적(Accumulation): 음의 게이트 전압이 다수 캐리어인 정공을 표면으로 끌어모은다. 용량은 C_ox다.
• 공핍(Depletion): 양의 전압을 조금 걸면 정공이 밀려나고 움직이지 않는 음이온(이온화된 억셉터)만 남은 공핍층이 생긴다. 용량은 C_ox와 공핍층 용량의 직렬값이다.
• 반전(Inversion): 더 큰 양의 전압에서는 표면에 소수 캐리어인 전자가 모여 n형처럼 뒤집힌 층이 생긴다. 표면 전위가 \(2\psi_B\)에 이르는 게이트 전압을 문턱 전압이라 한다.

반전에서 이야기가 갈린다. 교류 신호의 빠르기에 따라 응답하는 전하가 다르기 때문이다. 저주파 측정에서는 반전층의 전자가 교류를 따라 생기고 사라지므로, 전하가 바뀌는 자리가 다시 표면이 되어 용량이 C_ox로 돌아온다. 고주파에서는 반전층 전자가 교류를 따라 생겨날 만큼 빠르지 못해 교류에 응답하는 것은 공핍층 끝의 이온뿐이고, 용량은 C_ox와 최대 공핍층 용량의 직렬값에 머문다. Cambridge 강의 자료는 반전층에게는 100 Hz도 이미 고주파라고 적는다. 얼마나 빨라야 고주파인지는 재료와 공정에 따라 다르다. 직류 전압마저 빨리 쓸면 반전층이 아예 생기지 못한다. 공핍층이 계속 넓어지며 용량이 더 떨어지는 이 상태가 깊은 공핍(Deep depletion)이다.

그래서 C–V 장비는 두 곡선을 함께 잰다. Keithley Model 82는 100 kHz나 1 MHz, 15 mV rms의 교류로 고주파 C–V(High-frequency C–V)를, 직류 전류를 적분해 전하 변화를 재는 방식으로 저주파 곡선에 해당하는 준정적 C–V(Quasi-static C–V)를 동시에 얻는다. 아래 시뮬레이터에서 산화막 두께와 기판 도핑을 바꾸며 세 곡선을 비교해 보자. 위쪽 띠는 지금 게이트 전압에서 전하가 어디에 있고 교류에 무엇이 응답하는지 보여 준다.

시뮬레이터의 근거: 직렬 용량과 세 상태, 고주파·저주파·깊은 공핍, ψ_B·공핍 전하·V_T 식과 n⁺ 게이트의 Φ_ms, 평탄대 용량과 실리콘 유전율, ε₀, q, kT, 300 K의 n_i = 9.65×10⁹ cm⁻³.

이 곡선 하나에서 여러 숫자를 읽는다. 강한 축적의 용량에서 산화막 두께를 구하는 식 \(T_{ox}(\text{nm}) = 10^7 A\varepsilon_{ox}/C_{ox}\)는 약 50 Å보다 두꺼운 산화막에 쓴다. 기판 도핑은 공핍 구간에서 1/C²를 게이트 전압에 대해 그린 기울기에서 구하고, 평탄대 용량 C_FB를 지나는 전압이 V_FB다. 고주파 C_min도 W_max를 거쳐 도핑과 이어진다(위 시뮬레이터의 ③). 강의 자료는 C–V가 t_ox와 기판 도핑, 그리고 Q_f, Q_it, Q_m, Q_ot를 알려 준다고 정리한다. 전하를 읽는 법이 다음 절이다.

전하를 C–V로 읽기: 밀림, 늘어남, BTS

밀림: 평탄대 전압

실제 MOS 커패시터에서는 게이트와 실리콘의 일함수가 다르고 산화막에 전하가 있다. Cambridge 강의 자료는 산화막 속 전하를 모두 계면에 놓인 얇은 판 Q_o로, 문턱 조절 주입처럼 실리콘 표면 가까이 넣은 전하를 Q_I로 근사해 평탄대 전압(Flat-band voltage, V_FB)을 다음처럼 쓴다.

양전하는 게이트에 양의 전압을 미리 걸어 둔 것과 같은 일을 하므로 곡선을 음의 방향(왼쪽)으로 민다. 계면의 얇은 판이라면 이동량은 ΔV_FB = −qN/C_ox다. IMP 책에서 문턱 전압 조절 주입을 계산한 식(IMP 책 10장)과 같은 꼴이다. Cambridge 예제는 계면의 양이온 10¹⁰ cm⁻²가 0.1 µm 산화막(C_ox = 3.45×10⁻⁴ F/m²)에서 0.046 V를 옮긴다고 계산한다. ε₀와 q로 두께를 바꿔 계산하면 표 2와 같다.

표 2. 계면의 얇은 판 전하가 옮기는 |ΔV_FB| = qN/C_ox(계산, ε_ox = 3.9ε₀). 양전하면 음의 방향으로 옮긴다.

얇은 산화막일수록 같은 전하가 덜 민다. 대신 얇은 게이트는 다룰 수 있는 전압도 작으므로, 이 숫자는 그 소자의 전압 여유와 견주어 읽어야 한다(원리에서 나온 해석). 전하가 산화막 속 어디에 있느냐도 중요하다. 게이트에서 x만큼 떨어진 곳의 전하는 x/t_ox의 무게로 셈에 들어간다.

그래서 Keithley 응용 자료는 단순 C–V로 얻는 Q_eff를 계면의 얇은 판이라고 가정한 상대적인 척도로 쓰라고 한다. 산화막 속 전하 분포를 모르기 때문이다. Q_eff의 세 성분은 단순 C–V로는 나눌 수 없고, 온도를 바꿔 가며 재야 나뉜다. 이 '위치에 따른 무게'가 아래 BTS의 원리다.

늘어남: 계면 트랩과 High–low 방법

Q_it는 다르게 행동한다. 계면 트랩은 게이트 전압이 띠를 휘는 동안 전자를 채우거나 비우며 전하를 저장한다. 게이트가 바꾼 전하의 일부를 트랩이 가져가므로 실리콘의 전하는 그만큼 덜 바뀌고, 같은 만큼 띠를 휘려면 더 큰 전압이 든다. 그래서 C–V 곡선이 게이트 전압 축으로 퍼진다. Cambridge 자료의 표현으로는 Q_it가 V_FB를 옮길 뿐 아니라 표면 전위와 게이트 전압의 관계 자체를 바꾼다. Campbell 교재도 계면 준위와 고정 전하가 고주파 C–V에 주는 영향을 나란히 그린다.

퍼진 정도에서 D_it를 읽는 대표적인 방법이 High–low 방법(고주파와 준정적 C–V를 함께 쓰는 D_it 측정)이다. 준정적 측정에서는 트랩이 교류를 따라가므로 트랩 용량 C_it가 실리콘 용량 C_s와 나란히 들어가지만, 고주파에서는 트랩이 따라가지 못해 빠진다. 두 곡선을 비교하면 C_it만 남는다.

D_it가 아주 크면 이 그림도 흔들린다. Keithley 응용 자료는 평탄대 용량으로 V_FB를 찾는 방법이 D_it가 10¹²~10¹³ 이상으로 클 때는 맞지 않는다고 주의를 준다. 아래에서 Q_f와 D_it를 따로 키워 보자.

시뮬레이터의 근거: V_FB와 얇은 판 근사, 계면 트랩이 곡선을 퍼뜨리는 까닭과 트랩의 부호, High–low 식, 평탄대 용량 방법과 큰 D_it에서의 주의.

BTS: 이온을 움직여서 센다

가동 이온은 '움직인다'는 성질로 가려낸다. Keithley 실험 노트는 BTS(Bias-Temperature Stress, 바이어스-온도 스트레스)를 가동 전하를 정하는 가장 널리 쓰이는 방법으로 소개한다. 절차는 다음과 같다.

1. 상온에서 고주파 C–V를 재어 소자가 정상인지 본다.
2. 어둠 상자 속 핫척에서 약 300 °C로 올리고, 게이트에 +10 V를 건 채 5분 둔다.
3. 상온으로 식혀 고주파 C–V를 잰다.
4. −10 V로 같은 일을 되풀이하고 다시 잰다.
5. 두 V_FB의 차이에서 가동 이온 밀도를 구한다. 스트레스마다 이온이 산화막의 한쪽 끝에 모두 모였다고 가정한다.

뜨거울 때 재지 않고 식혀서 재는 까닭이 하나 더 있다. 약 300 °C에서는 소수 캐리어가 빨리 생겨 고주파 곡선도 반전에서 C_ox로 올라가 버린다. 이 방법으로 1×10¹⁰ ions/cm²까지 잴 수 있다. 표 2로 보면 100 nm 산화막에서 약 0.05 V, 10 nm에서 약 0.005 V의 차이다(계산). 그러면 +10 V 스트레스 뒤의 곡선은 어느 쪽으로 움직일까. 먼저 예측해 보자.

BTS의 두 곡선은 Q_f와 Q_it까지 똑같이 품고 있다. 그래서 두 곡선의 차이에는 움직인 이온만 남는다. 아래 문제에서 실제 측정처럼 두 곡선에서 V_FB를 읽어 가동 이온 밀도를 구해 보자.

BTS보다 민감한 방법도 있다. TVS(Triangular Voltage Sweep, 삼각파 전압 스윕)는 약 300 °C에서 느린 준정적 스윕을 하며, 이온이 산화막을 건너갈 때 흐르는 변위 전류를 잰다. 이온이 움직이는 전압에서 준정적 곡선에 봉우리가 솟고, 그 넓이 \(N_m = \int (C_q - C_h)\,dV/(qA)\)로 이온 수를 센다. 실험 노트는 BTS보다 나은 점 네 가지를 든다. 계면 트랩의 간섭이 없고, Na와 K는 봉우리가 서는 게이트 전압이 달라 이온의 종류를 가릴 수 있으며, 한 자릿수 더 민감하고, 한 번만 가열하면 되어 빠르다. Keithley 4200 같은 C–V 장비도 BTS로 가동 전하를 구하는 시험 프로그램을 따로 갖추고 있다.

절연 파괴와 신뢰성

산화막의 또 다른 성적표는 얼마나 센 전기장을 얼마나 오래 견디느냐다. 열산화 SiO₂의 절연 파괴(Dielectric breakdown) 전기장은 약 10⁷ V/cm다. 10 MV/cm, 곧 1 nm당 약 1 V다. 10 nm 산화막이면 약 10 V, 2 nm면 약 2 V에서 무너진다는 뜻이다(계산).

TZDB: 전압을 올려 한 번에 깨기

가장 단순한 시험은 전압을 올리면서 전류가 갑자기 치솟는 전기장을 찾는 것이다. 웨이퍼의 여러 커패시터에서 잰 파괴 전기장을 히스토그램으로 그리면 TZDB(Time Zero Dielectric Breakdown) 히스토그램이 된다. 한 특허는 기판 한 장의 112점에서 전류 밀도가 1 A/cm²가 되는 전기장을 파괴 전기장으로 삼고, 0~2 MV/cm를 A 모드, 2~8 MV/cm를 B 모드, 8 MV/cm 이상을 C 모드로 부른다. 그리고 A·B 모드 결함이 있으면 수율과 신뢰성이 떨어진다고 일반적으로 말한다고 적었다. 이 경계값은 특허에 기술된 한 회사의 정의이므로, 다른 자료를 볼 때는 그 자료의 정의를 먼저 확인하자. Campbell 교재에도 파괴 '결함'을 표시한 산화막의 파괴 히스토그램이 실려 있다.

건강한 산화막은 대부분 C 모드에서 깨지고, 낮은 전기장에서 깨지는 커패시터는 막 어딘가에 약한 곳이 있다는 신호다(원리에서 나온 해석). 약한 곳은 어디서 올까. 철 오염은 얇은 산화막의 파괴와 신뢰성을 떨어뜨리고, 산화막을 20 nm에서 10 nm로 줄이려면 철 오염을 100배 줄여야 한다. 게이트 산화 전에 남은 자연 산화막은 계면 거칠기, 누설 전류, 스트레스로 생기는 정공 트랩을 늘린다. 웨이퍼 결정도 영향을 준다. Siltronic의 특허에서는 첫 RTA 온도가 너무 낮았던 웨이퍼의 게이트 산화막 특성이 나빴고, 파괴된 커패시터가 빈자리 밀도가 비교적 높은 중심과 가장자리에 모였다.

결함 밀도: 불량률을 그대로 비교하지 않는 까닭

불량 커패시터의 비율은 커패시터 면적에 따라 달라진다. 큰 커패시터일수록 약한 곳을 품을 확률이 크기 때문이다. 그래서 면적과 무관한 결함 밀도로 바꿔 비교한다. Siltronic 특허는 웨이퍼에 MOS 커패시터 800개를 만들고 계단식 전류를 흘리는 GOI(Gate Oxide Integrity, 게이트 산화막 건전성) 시험을 한 뒤 결함 밀도를 다음처럼 정의한다.

식의 모양은 결함이 무작위로 흩어져 있을 때(Poisson 분포) 면적 A인 커패시터에 결함이 하나도 없을 확률이 \(e^{-DD\cdot A}\)라는 데서 나온다(원리에서 나온 해석). 예를 들어 0.08 cm² 커패시터 800개 가운데 8개가 깨졌다면 DD = −ln(0.99)/0.08 ≈ 0.13 cm⁻²다(계산). 이 특허가 청구한 웨이퍼는 파괴 전하 0.1 C/cm²까지 DD가 0.1 cm⁻²보다 작다. 아래 시뮬레이터에서 결함 밀도와 커패시터 면적을 바꿔 보자.

시뮬레이터의 근거: 파괴 전기장 10⁷ V/cm, TZDB의 A·B·C 모드 정의와 112점 측정, 결함 밀도 식과 800개 커패시터.

Q_BD와 TDDB: 오래 견디기

쓰는 동안의 산화막은 파괴 전기장보다 훨씬 낮은 전기장을 오래 견뎌야 한다. 그래서 일정한 전압이나 전류를 계속 걸어 깨질 때까지의 시간 t_BD나 그동안 흘린 전하 Q_BD(Charge-to-breakdown, C/cm²)를 잰다. 시간이 지나며 일어나는 이런 파괴를 TDDB(Time-Dependent Dielectric Breakdown)라 한다. Campbell 교재의 그림은 200 Å 산화막에 일정한 전압을 걸면 전자 포획으로 전류가 변하다가 끝에서 갑자기 치솟아 비가역 파괴가 일어나는 모습을 보여 주고, 그 파괴가 계면에 잡힌 양전하 때문이라고 표시한다. 62 Å 산화막에서는 전하 포획이 거의 없고 스트레스 전압도 낮다. 여기서 잡힌 전하가 2절의 Q_ot다.

수명을 정하는 일은 외삽이다. 시험은 높은 전압에서 하고 답은 낮은 동작 전압에서 필요하다. Schuegraf와 Hu는 양극에서의 정공 주입에 바탕을 둔 모델로 25~130 Å 산화막의 Q_BD와 t_BD를 예측했다. 25 Å 산화막에 2.4 V를 걸면 10⁷ C/cm²가 넘는 전하가 흐른 뒤에야 깨진다는 예측도 들어 있다. Stathis의 리뷰는 1년이 넘는 장기 스트레스 실험으로 외삽 오차를 줄여 왔지만 파괴 시간이 전기장이나 전압에 대한 지수 의존 같은 단순한 '법칙'을 따르지 않아 해석에 논란이 남아 있고, 산화막이 깨져도 회로가 곧바로 고장 나지 않는 경우도 있다고 정리한다.

깨지기 전에도 산화막은 상한다. 높은 전기장 스트레스 뒤에 얇은 산화막의 낮은 전기장 누설이 느는 현상을 SILC(Stress-Induced Leakage Current)라 한다. DiMaria와 Cartier는 산화막을 지나는 핫 전자가 중성 전자 트랩을 새로 만드는 것이 주된 원인이고, 원자 수소에 노출해도 비슷한 누설이 생겨 수소가 만든 결함과 관련된다고 보았다. 1절에서 계면을 고치던 수소가 여기서는 결함을 만드는 쪽에 선다.

질화 산화막

산화막에 질소를 넣으면 성질이 바뀐다. Aichinger의 정리에 따르면 질화 산화막(Nitrided oxide)은 유전 상수가 커서 같은 용량을 더 두꺼운 막으로 얻어 누설이 줄고, 구조가 조밀해 도펀트·가동 이온·수분의 확산을 더 잘 막으며, 불산에도 더 잘 견딘다. 얇은 막은 N₂나 NH₃로 950~1,300 °C에서 열질화하고, 두꺼운 막은 플라즈마 질화를 쓴다. Hollauer는 NO·N₂O 산화와 어닐이 주된 열적 방법이고, NO로는 700~1,000 °C에서 1시간 길러도 1.5~2.5 nm에서 멈춰 두께 조절이 쉬우며, 유전 상수가 질소량에 따라 3.8에서 7.8(Si₃N₄)까지 선형으로 오른다고 정리한다. N₂O로 기른 약 60 Å 산질화막은 RTO 산화막보다 Q_BD가 훨씬 컸고(+50 mA/cm²에서 850 대 95 C/cm²), 전하 포획과 계면 준위 생성도 적었다. SIMS로 보면 계면에 질소가 많은 층이 있었다. p⁺ 게이트의 B가 얇은 산화막을 뚫는 문제를 질소가 막는다는 점은 3장에서 보았다. 대가도 있다. 플라즈마 질화 산화막(PNO)은 공정 중에 Si–H, N–H로 수소가 많이 들어가 NBTI를 크게 키운다고 알려져 있다. 유전 상수를 더 키우는 길의 끝은 High-k 막이고, CVD 책 7장(Low-k와 High-k)에서 다룬다.

얇은 산화막을 재는 어려움

산화막이 몇 nm가 되면 "두께가 얼마인가"라는 질문 자체가 어려워진다. 두꺼운 막은 타원 편광법(Ellipsometry)으로 쉽게 잰다(원리는 CVD 책 10장). 그런데 2 nm 막에서는 표면에 앉은 물 분자 한두 층도 두께의 큰 몫이 된다.

국제 비교가 이 문제를 숫자로 보여 준다. Seah 등이 정리한 CCQM 예비 비교에서는 (100)·(111) 실리콘의 1.5~8 nm 열산화막을 10가지 방법(MEIS, NRA, RBS, EBS, XPS, SIMS, Ellipsometry, GIXRR, 중성자 반사율, TEM)으로 45묶음 쟀다. 모든 방법이 기준값과 직선 관계였고 흩어짐은 평균 0.15 nm였다. 문제는 방법마다 0~1 nm의 영점 오프셋이 있었다는 것이다. Ellipsometry는 표면의 물과 탄소 오염을 약 1 nm의 산화막으로 읽고, MEIS·NRA·RBS는 흡착된 산소를 약 0.5 nm로 읽으며, 바르게 쓴 XPS(Si 2p)만 오프셋이 없었다. 2 nm 게이트 산화막에서 1 nm는 50%다(계산). 이어진 국제 비교에서는 시료를 고품질 게이트 산화막용의 매우 깨끗한 퍼니스에서 기르고, 탄소 오염을 약 0.3 nm 아래로 막는 특수 용기에 담아 보냈다. 그만큼 표면 오염이 결과를 흔든다.

전기적으로 잰 두께는 또 다르다. C–V의 축적 용량으로 T_ox를 구하는 Keithley의 식은 약 50 Å보다 두꺼운 산화막에 대한 것이다. 2 nm보다 얇아지면 다결정 실리콘 게이트의 공핍과 표면의 양자 역학 효과를 넣은 물리 모델로 맞춰야 한다. Cambridge 강의 자료에 따르면 양자 효과 때문에 반전층 전자는 고전 계산보다 약 1 nm 더 깊은 곳에 몰리고, 이는 게이트 산화막 0.3~0.4 nm에 해당한다. 2~3 nm 산화막이면 10~20%의 보정이다. 도핑이 충분하지 않은 다결정 실리콘 게이트는 스스로 공핍되어 산화막과 직렬로 용량을 하나 더 보탠다. 그래서 C–V로 잰 두께는 XPS나 TEM으로 본 물리적 두께보다 두껍게 나온다. 이렇게 용량으로 환산한 두께를 전기적 두께(CET, Capacitance-Equivalent Thickness)라 부른다. High-k 막의 EOT와 같은 생각이다(CVD 책 7장).

시뮬레이터의 근거: 방법별 영점 오프셋, 양자 효과 0.3~0.4 nm와 게이트 공핍의 직렬 용량, 얇은 산화막의 C–V에 두 효과를 넣어야 한다는 점, 실리콘 유전율.