새 금속과 새 구조

Cu 배선이 막히는 지점

2장에서 본 두 가지가 겹친다. 첫째, Cu의 평균 자유 행로는 약 40 nm로 오늘날의 선폭보다 길다. 그래서 전자가 표면과 결정립계에 자주 부딪혀 Cu 자체의 비저항이 커진다. 둘째, Cu가 절연막으로 새어 나가지 않게 막는 Barrier와 Liner는 합쳐서 2~3 nm 아래로 줄이면 제 기능을 하지 못한다. 선폭이 줄수록 단면에서 Cu가 차지하는 몫이 줄어, 선 저항이 단면적보다 훨씬 빨리 커진다(2장 5절).

배선은 얼마나 좁아졌을까. imec의 리뷰에 따르면 상용 칩의 최소 배선 피치는 약 25 nm이고, 곧 20 nm 아래로 내려갈 전망이다. 선폭은 피치의 절반이므로 곧 10 nm 아래가 되고, 로드맵이 겨냥하는 배선과 Via의 크기는 5~10 nm다. 같은 글은 이렇게 작은 선폭이 지금의 Cu 이중 다마신과 맞지 않을 수 있으며, 새 재료와 공정, 새 집적 방식 같은 근본적인 변화가 필요하다고 본다.

업계 로드맵인 IRDS 2023의 로직 표에서 가장 촘촘한 배선(Mx)에 관한 줄만 뽑으면 다음과 같다.

표를 가로로 읽어 보자. 피치는 32 nm에서 14 nm로 줄어드는데, 선 저항 목표는 2025년부터 475 Ω/µm로, 정전 용량 목표는 내내 270 aF/µm로 묶여 있다. 대신 다른 칸이 움직인다. 금속은 Cu에서 Cu·Co·Ru로 넓어지고, Barrier는 1.5 nm에서 0.5 nm로 얇아지며, AR 상한은 2.5에서 6.0으로 커진다. 절연막에는 Air gap(k = 1.0)이 들어오고, 전력 레일은 2028년부터 웨이퍼 뒷면으로 간다. 이 장의 절 순서가 바로 이 칸들이다. IRDS 본문은 Cu가 적어도 2028년까지는 선호되는 배선 금속이고, M0에는 Co·Ru 같은 비 Cu 금속이 쓰일 것으로 본다.

목표 숫자의 무게를 감으로 잡아 보자. 2023년 목표대로라면 길이 10 µm의 Mx 배선은 R = 3 kΩ, C = 2.7 fF이고 둘의 곱은 8.1 ps다(계산). 같은 표에 실린 2023년 트랜지스터의 지연 지표(CV/I, 팬아웃 3 부하) 약 1.06 ps보다 몇 배 크다. 배선의 R과 C를 붙잡아 두지 못하면 트랜지스터를 아무리 빠르게 만들어도 칩이 빨라지지 않는다.

후보 금속을 고르는 기준

Cu를 대신할 금속은 어떻게 고를까? imec 그룹은 수많은 원소와 화합물을 거르는 첫 단계에서 세 지표를 본다. ① 덩어리 비저항 ρ₀, ② 평균 자유 행로와의 곱 ρ₀·λ, ③ 응집 에너지나 그와 밀접한 녹는점이다. 그리고 Cu의 ρ₀·λ(6.8×10⁻¹⁶ Ω·m²), 덩어리 비저항 10 µΩ·cm, Cu의 녹는점(1358 K)을 거름망으로 삼았다. 첫 둘은 2장에서 본 대로 얇은 배선의 비저항을 가늠하는 지표다. 셋째는 신뢰성 지표다. Electromigration의 활성화 에너지는 대체로 금속의 응집 에너지를 따라 커지고, 응집 에너지가 큰 금속은 Barrier 없이 절연막에 닿아도 원자가 잘 떨어져 나가지 않는다. 녹는점이 높은 내화 금속이 유리한 이유다. 이 거름망과 실험 평가를 거쳐 imec은 Rh, Ru, Ir, Ni, Co, Mo 여섯 가지를 유망한 원소로 꼽았다.

표에서 두 가지를 읽을 수 있다. 덩어리 비저항으로는 Co, Ru, Mo가 모두 Cu의 3~4배라 넓은 배선에서는 상대가 되지 않는다. 그러나 ρ₀·λ는 Ru가 Cu보다 작고 Mo는 조금 작으며, Co는 이 표의 값으로는 오히려 약간 크다. ρ₀·λ는 얇은 배선에서 크기 효과로 늘어나는 비저항을 가늠하는 성능 지수(Figure of merit)다(2장). Gall은 좁은 배선의 극한에서 Mo, Co, Ru가 Cu와 대략 비슷해진다고 계산했다. 비슷해질 뿐 확실히 이긴다는 말은 아니다. 그런데도 이 금속들이 Cu를 위협하는 진짜 이유는 표의 마지막 열에 있다. Cu는 단면의 일부를 Barrier와 Liner에 내줘야 하지만 Ru와 Mo는 거의 내주지 않는다.

정말 그런지 먼저 예측해 보자. 아래 PREDICT와 시뮬레이터는 2장의 학습용 선 저항 모델을 그대로 쓴다. 금속 비저항은 결정립계(Mayadas–Shatzkes)와 표면(Fuchs–Sondheimer 두꺼운 막 근사) 몫을 더해 구하고, 결정립 크기는 금속이 실제로 차지한 폭과 같다고 둔다. Barrier는 전류를 나르지 않는 잃은 면적으로 본다.

이제 금속을 넷으로 늘리고, 가정을 직접 바꿔 보자. Co는 1 nm, Ru는 0.3 nm, Mo는 0 nm의 Barrier·Liner를 쓴다. Co의 1 nm는 Philip 등이 계산에 쓴 가정이다. 그보다 얇은 Liner에서는 신뢰성 불량이 보고되었기 때문이다. Cu의 Barrier+Liner 두께는 슬라이더로 바꿀 수 있다.

근거: 비저항 모델과 R의 정의 α = (λ/d)·2R/(1−R), 맞춤값 R(Cu: TaN/Cu/TaN 0.22, Ru: 열처리한 Ru/SiO₂ 0.43)과 TaN 사이의 난반사(Cu p = 0.05, Ru p = 0.01), 금속별 ρ₀와 λ, Barrier 두께(Cu 2~3 nm 하한, Ru 0.3 nm, Mo 0)와 Co 1 nm 가정, IRDS 2023 Mx 목표(2023년 피치 32 nm에서 300 Ω/µm, 2025년 피치 24 nm에서 475 Ω/µm)와 0.5 nm Barrier 목표. SiO₂ 위에서 열처리한 Ru는 p = 0.98로 거의 정반사였으므로, 계면이 그렇게 만들어진다면 Ru는 이 모델보다 더 유리하다.

교차 폭은 모델마다 다르다. 표면 산란을 빼고 Cu Liner를 바닥 3 nm·옆벽 2.3 nm로 둔 Philip 등의 계산에서는 약 21 nm 아래에서 대체 금속이 Cu를 앞질렀고, 최두호는 FS·MS 모델을 문헌 자료에 맞춰 Ru와 Co 배선의 저항이 Cu보다 낮아지는 폭을 약 10~15 nm로 예측했다. imec의 보정한 모델은 선폭 8 nm, AR 3에서 Ru 배선의 선 저항이 Barrier·Liner 2 nm인 Cu보다 약 3배 낮다고 계산했다. 숫자는 다르지만 결론의 방향은 같다. 교차를 만드는 것은 Barrier가 차지하는 자리이고, 교차 폭은 Barrier 두께와 계면·결정립 가정에 크게 좌우된다. Soulié 등도 Ru의 이점이 낮은 비저항이 아니라 늘어난 도체 부피에서 온다고 결론짓고, 그 대신 좁은 배선에서 비저항이 크게 나빠지면 그 이점을 까먹는다고 덧붙인다. Co가 네 금속 가운데 가장 늦게 교차하는 것도 같은 이유다. Co는 Cu처럼 Barrier가 필요하다.

Co: 콘택과 Liner·Cap

새 금속 가운데 가장 먼저 양산에 들어온 것은 Co다. Intel은 IEDM 2017에서 10 nm 로직 기술을 발표하며 국부 배선 세 층을 Co로 만들었다고 밝혔다. imec 리뷰도 Co가 상용 CMOS의 국부 배선에 이미 집적되었다고 정리한다. 장비사 Applied Materials는 2018년 발표에서 트랜지스터 콘택과 국부 배선에서 W와 Cu가 10 nm 파운드리 노드 너머로는 더 줄어들기 어렵고, Co로 바꾸면 성능이 최대 15% 오른다고 설명했다. 같은 발표는 Co가 작은 치수에서 저항과 편차를 낮추고 채움과 신뢰성을 개선하지만 집적이 어렵다고 덧붙인다. 성능 수치는 회사 설명이며, Intel의 초록에는 Co의 저항이나 신뢰성 수치가 없다.

그렇다면 Co가 Ru와 Mo보다 먼저 들어왔는데도 좁은 배선의 다음 주자로 덜 꼽히는 이유는 무엇일까? Co는 저유전율 절연막으로 이동하기 때문에 Cu처럼 TiN Barrier가 필요하다. 아주 얇은 저유전율 막을 쓰는 세대에서는 계면을 소수성으로 유지하고 Barrier를 끊김 없이 두껍게 둬야 금속 이동을 막을 수 있어, Co의 축소가 어렵다고 imec 리뷰는 평가한다. 앞 시뮬레이터에서 Co의 교차가 가장 늦었던 것과 같은 이야기다. IRDS 표에서도 전력 레일 금속은 2023년 Co·W·Ru에서 2025년 이후 W·Ru로 바뀐다.

Cu를 감싸는 Co: Liner와 Cap

Co에는 다른 역할도 있다. Cu 배선 안쪽에서 Cu를 감싸는 일이다. 배선이 가늘어질수록 Electromigration 수명이 줄어드는데, 이 감소를 늦춘 것이 TaN Barrier와 Cu 사이, 특히 배선 윗면 계면에 넣은 Liner다. 지금 쓰이는 주된 Liner 재료는 Co이고 Ru가 새 후보로 떠오르고 있다. 윗면 계면이 EM의 가장 빠른 길이고 금속 Cap이 이 길을 막는다는 이야기는 7장에서 자세히 보았다. 무전해 금속 Cap이 EM 수명을 크게 늘린다는 논문의 초록은 개선 배수를 적지 않는다.

장비사는 이 Co 감싸기를 이렇게 소개했다. Applied Materials는 2014년에 두 단계 공정을 발표했다. 먼저 얇고 고른 CVD Co Liner로 좁은 배선에 Cu를 채울 여유를 넓히고, CMP 뒤에는 Cu 위에만 Co를 선택적으로 입히는 CVD Co Cap으로 Cu를 완전히 감싼다는 것이다. 같은 보도자료가 신뢰성 개선을 한쪽에서는 '한 자릿수(10배)'로, 다른 쪽에서는 '80배 이상'으로 적어 숫자가 서로 맞지 않는다. 지금의 제품 페이지는 Liner와 Cap이 20 Å 미만이고, 100:1이 넘는 선택성으로 선 저항이나 TDDB를 해치지 않고 EM을 한 자릿수 개선한다고 설명한다. 모두 회사 설명이다. 같은 회사는 3 nm 이하에서는 CVD Co Liner도 너무 두꺼워 RuCo 이원 Liner를 20 Å 미만으로 줄였다고 밝힌다. Liner도 Barrier처럼 전류는 거의 나르지 않으면서 배선 부피를 차지하므로, 얇아지지 않으면 선 저항이 빠르게 커진다. 결국 Liner와 Cap 역시 2절의 자리 다툼에서 벗어나지 못한다.

Ru와 Mo: Barrier 없는 배선, 3D NAND와 콘택

imec은 2018년에 RC 지연과 신뢰성 문제 때문에 이중 다마신 Cu가 5 nm 노드 너머에서는 의문시된다고 보고, Ru를 유력한 후보로 꼽았다. 이유로 든 것은 산화에 강하고, 녹는점이 높고, 덩어리 비저항이 낮고, Barrier 없는 배선(Barrierless metallization)을 만들 수 있다는 점이다. Barrier 없는 배선이란 금속과 절연막 사이에 확산 방지막을 두지 않거나, 두더라도 확산 방지막의 최소 두께보다 훨씬 얇은 몇 Å의 접착층만 두는 배선이다.

Barrier를 빼려면 두 가지를 증명해야 한다. 금속 원자가 절연막으로 새어 나가지 않는다는 것과, 전류에 밀려 이동하지 않는다는 것이다. imec 리뷰가 모은 결과는 이렇다.

• Ru의 절연막 신뢰성. 0.3 nm TiN 접착층만 둔 Ru에서 금속 이동의 흔적이 없었고, 치밀한 저유전율 막(k = 3.0)과 함께 다마신 TDDB 결과로 10년 수명을 보였다.
• Ru의 EM. Barrier 없는 피치 21 nm Ru 배선에서 30 MA/cm²가 넘는 전류 밀도로도 EM 불량을 만들지 못했다. 150~200 MA/cm²로 자체 발열이 약 260 °C에 이르는 극한 조건에서야 결정립계와 절연막 계면에 Void가 생겼다.
• Mo. SiO₂, 저유전율 유기 실리케이트, SiCO 위에 접착층이나 Barrier 없이 집적할 수 있다는 결과가 여러 연구로 확인되었다. Mo–Ru 혼합 배선은 330 °C, 5 MA/cm²에서 600시간 넘게 시험해도 불량이 없었다.

7장에서 본 Cu 배선의 가속 시험 조건과 비교해 보면, 두 금속의 EM 여유가 얼마나 큰지 감이 온다. 앞 절의 녹는점 기준이 여기서 의미를 갖는다. 공정 성숙도로는 Mo와 Ru가 다른 대체 금속보다 앞서 있어 양산 후보로 가장 유력하다는 것이 imec 저자들의 평가다. 같은 글은 Barrier 없는 Ru와 Air gap의 조합을 피치 20 nm 미만 로직 배선의 선두 후보로, Mo를 특히 메모리용으로 활발히 연구되는 대안으로 소개하고, 두 금속이 앞으로 10년 안에 로직과 메모리에 들어갈 것으로 전망한다. 어디까지나 저자들의 전망이다.

3D NAND의 Word line: W에서 Mo로

Mo가 가장 먼저 자리를 잡고 있는 곳은 메모리, 특히 3D NAND의 Word line(메모리 셀의 게이트를 잇는 배선)이다. Word line을 만들기 직전의 3D NAND는 산화막 층들이 일정한 간격의 틈을 두고 겹겹이 쌓인 모양이고, 이 틈을 CVD나 ALD W로 채워 Word line을 만든다. 이렇게 게이트 금속을 나중에 채우는 Gate-last 방식이 현재 3D NAND 제조의 주류다. 한 특허의 실시예는 틈이 약 96개이고, W 아래 TiN Barrier의 두께를 약 20~50 Å로 적는다. CVD W는 절연막에 잘 붙지 않아 TiN 접착층을 깔고, 그 위에 비저항이 높은 얇은 핵 생성층(약 10~30 Å)을 만든 뒤에야 벌크 W를 키운다. 좁은 틈일수록 이 층들이 차지하는 몫이 커진다. 2절의 Cu와 똑같은 구조의 문제다.

W에는 불소 문제도 있다. 벌크 W는 보통 WF₆를 수소로 환원해 키운다. Lam Research는 3D NAND의 층수가 늘면서 W 막의 불소가 절연막으로 확산해 결함을 만들 수 있고, 48쌍이 넘는 소자에서는 누적 응력이 과도한 휨을 일으켰다고 설명한다. 같은 회사는 Mo가 나노 배선에서 W보다 비저항이 낮고 접착층이나 Barrier가 필요 없으며, 불소가 없는 할로젠화물 전구체로 증착해 일부 W 공정에서 생기는 절연막 손상을 피할 수 있다고 설명한다. 모두 장비사의 설명이다. 아래 시뮬레이터로 그 가운데 저항 부분을 원리로 따져 보자.

근거: W의 ρ₀ 5.28 µΩ·cm와 Mo의 5.34 µΩ·cm, W의 λ 19.1 nm와 Mo의 λ 11.2 nm, TiN Barrier 약 20~50 Å, Mo는 Barrier가 필요 없다는 설명, R = 0.43은 Ru 막의 맞춤값을 빌린 가정. 이 모델로 두께 30 nm W 막의 비저항을 계산하면 약 14 µΩ·cm로, 특허에 적힌 약 300 Å W 막의 16~18 µΩ·cm와 같은 자릿수다(계산).

틈 높이 20 nm, TiN 3 nm 조건에서 모델은 Mo의 면저항이 W보다 약 60% 낮다고 계산한다. 이유는 둘이다. W는 틈의 30%를 TiN에 내주고, λ가 Mo보다 길어 같은 두께에서 비저항이 더 많이 오른다. 덩어리 비저항은 두 금속이 거의 같다. Lam Research가 대부분의 경우 기존 W보다 저항이 50% 넘게 개선된다고 발표한 것과 같은 방향의 숫자다. 다만 회사의 숫자는 회사가 고른 구조에서 잰 값이고, 이 모델은 원리를 보여 주는 어림셈이다.

새 구조: Subtractive·Semi-damascene, Air gap

Cu는 높은 AR의 좁은 배선으로 식각하기가 어렵다. 그래서 절연막에 홈을 파고 Cu를 채운 뒤 CMP로 깎는 다마신이 생겼다(4장). 이중 다마신 Cu는 Cu를 채우기 어려워 AR 2~3에 머문다. 반대로 Ru와 Mo는 반응성 이온 식각에 훨씬 잘 맞는다. 그러면 Al 시절처럼 금속을 먼저 덮고 식각해 배선을 세우는 Subtractive 공정(Subtractive etch, 금속 직접 식각)이 다시 가능해진다. 그 가운데 Via는 다마신처럼 채우고 배선은 식각으로 만드는 방식을 Semi-damascene(Semidamascene)이라 한다. 순서는 이렇다. 저유전율 막에 Via를 뚫고, 금속으로 Via를 채우면서 위로 두껍게 넘치게 덮은 뒤, 두 번째 하드마스크로 넘친 금속층을 식각해 배선을 만든다.

식각으로 배선을 세우면 무엇이 좋을까. 첫째, 채우기 어려운 깊은 홈이 없으니 AR을 키울 수 있다. Ru로는 피치 18 nm, AR 6까지의 배선이 시연되었다. 2018년에는 Subtractive Ru 식각으로 폭 12 nm, AR 최대 3.8, 선 저항 500 Ω/µm 미만인 배선을 보고했다. 둘째, 배선 사이가 처음부터 비어 있으므로 그 틈을 일부러 덜 메워 Air gap(배선 사이에 남긴 빈 공간, k ≈ 1)을 만들 수 있다.

Air gap이 필요한 이유는 절연막의 k를 더 낮추기 어렵기 때문이다. IRDS는 구멍을 많이 낸 k ≲ 2의 초저유전율 막은 집적이 어려워 Air gap이 대안이라고 보고, 로드맵 표에도 2028년부터 SiCOH 2.20~2.55와 함께 Air gap(k = 1.0)을 적었다. imec은 2024년에 금속 피치 18~26 nm의 2층 Semi-damascene 배선을 300 mm 웨이퍼에 만들었다. 첫 금속층은 EUV 이중 패터닝 뒤 Ru를 직접 식각했고, Air gap의 꼭대기를 배선 윗면보다 4~6 nm 아래에 둬 완전 자기 정렬 Via와 함께 쓸 수 있게 했다. Air gap을 넣은 배선 사이의 정전 용량은 절연막으로 채운 기준보다 40% 낮았다. 다만 피치 18 nm에서 Via 저항 목표(50 Ω 미만)를 만족한 Via는 80%, Via–배선 누설 목표(100 pA 미만)를 만족한 것은 40%였다. 연구 단계의 숫자라는 점과 함께, 새 구조가 수율이라는 숙제를 함께 가져온다는 점을 보여 준다.

AR을 키우는 데에도 대가가 있다. 옆 배선과의 정전 용량은 마주 보는 면적, 곧 배선 높이에 비례하고 간격에 반비례한다. 키를 높이면 R은 줄지만 C가 늘어 RC의 이득은 R의 감소보다 작다. 아래 시뮬레이터는 같은 피치에서 AR과 절연막을 바꿀 때 R, C, RC가 어떻게 움직이는지 보여 준다. 정전 용량은 평행판 근사(옆 배선 둘, 위아래 층)로 계산하고 가장자리 전기장은 무시하므로, IRDS의 270 aF/µm보다 작게 나온다. 절댓값보다 상대 변화를 보자.

근거: 정전 용량의 평행판 근사(마주 보는 높이에 비례, 간격에 반비례), 이중 다마신 Cu의 AR 2~3 한계와 Ru의 AR 6 시연, Air gap 꼭대기를 배선 윗면 4~6 nm 아래에 둔 구조와 정전 용량 40% 감소, SiCOH k 범위(2.70~3.20, 2.20~2.55). k 3.0과 2.4는 이 두 범위 안에서 고른 학습용 값이다.

이제 세 가지 손잡이를 한꺼번에 돌려 보자. 아래 도전 과제는 피치가 줄어드는 세 세대에서 선 저항과 RC 목표를 함께 맞추는 문제다. 선 저항 목표는 IRDS 표의 숫자를 빌렸고, RC 목표는 이 시뮬레이터의 모델 안에서 정한 학습용 값이다.

근거: 선 저항 목표 300 Ω/µm(2023년, 피치 32 nm)와 475 Ω/µm(2025년, 피치 24 nm), 피치 18 nm Ru Semi-damascene과 Air gap의 시연, Barrier 하한과 AR 상한. 문제 3의 800 Ω/µm는 학습용 목표다.

후면 전력 공급

지금까지는 배선 한 가닥의 R과 C를 봤다. 마지막 변화는 배선의 자리에 관한 것이다. 기존 칩은 트랜지스터 위쪽, 곧 웨이퍼 앞면의 배선층으로 신호와 전력을 함께 나른다. 전원은 칩 위쪽 범프로 들어와 굵은 위층 배선에서 가는 아래층 배선으로 Via를 타고 내려와 트랜지스터 옆의 전력 레일에 닿는다. IRDS 2023 표에서 이 전력 레일은 M0 층에 있다. 그러면 가장 촘촘한 아래층에서 전력선이 신호선과 자리를 다투고, 긴 경로의 저항만큼 전압이 떨어진다(원리에서 나온 설명). 이 전압 강하를 IR drop(전류 × 저항만큼의 전압 강하)이라 한다.

후면 전력 공급(Backside power delivery network, BSPDN)은 전력 배선을 웨이퍼 뒷면으로 옮기고 신호 배선만 앞면에 남겨 둘을 떼어 놓는다. imec은 이렇게 전력망을 신호 배선에서 분리하면 BEOL의 배선 혼잡이 줄어든다고 설명한다. Intel은 자사의 후면 전력 기술 PowerVia가 신호는 앞면에, 전력선은 뒷면에 두는 방식이며, 다이의 넓은 영역에서 표준 셀 사용률 90% 이상과 IR drop 감소에 따른 5% 넘는 주파수 향상을 보였다고 발표했다.

imec이 시연한 방식 하나는 Buried power rail(BPR, 묻힌 전력 레일)과 nano-TSV(뒷면에서 뚫는 아주 작은 관통 비아)를 쓴다. BPR은 칩의 FEOL 깊숙이 묻은 국부 전력 레일이다. imec은 2018년에 AR 최대 7, 폭 18 nm의 Ru 배선을 BPR로 쓰고 선 비저항 8.8 µΩ·cm를 보고했다. 앞면 공정을 마친 웨이퍼를 지지 웨이퍼에 붙이고 뒷면을 깎은 뒤, 깊이 약 320 nm의 nano-TSV를 200 nm 피치로 뚫어 BPR에 내려앉힌다. 이 nano-TSV는 표준 셀의 면적을 쓰지 않는다. 이를 위해 최종 실리콘 두께를 500 nm 미만으로 얇게, 그리고 고르게 깎아야 하고, 뒷면에서 묻힌 레일에 10 nm보다 좋은 정확도로 정렬해야 한다. 금속은 W, Co, Ru를 비교했다. 아래 단면에서 세 가지 경우를 눌러 보자.

근거: 앞면 공급의 전력 레일 위치(M0)와 폭 36 nm, 2023년 배선층 수(M1부터 합 15층, 그 가운데 Mx 2층, 피치 40 nm 2층, 80~720 nm 사이 8층, 720 nm 2층), 전력과 신호의 분리와 박화·정렬 조건·W·Co·Ru 금속화, 지지 웨이퍼 접합·nano-TSV 깊이와 피치·BPR의 정의, Ru BPR, 2025년 이후의 뒷면 금속층 수와 피치, 뒷면 기능, 전력 공급 구조(Backside via, Direct contact), 뒷면 전력 레일의 폭과 금속.

IRDS 2023 표는 이 변화를 일정으로 적어 두었다. 전력 공급 구조는 2023년 앞면에서 2025년 Backside via로, 2028년부터 Backside via와 Direct contact로 바뀌고, 전력 레일은 2028년부터 뒷면에 놓인다. 전력 레일 폭은 2023년 36 nm에서 2025년 20 nm, 2028년 16 nm, 2037년 14 nm로 좁아지고, 레일 금속은 2023년 Co·W·Ru에서 2025년부터 W·Ru다. 뒷면 금속층은 2025년 4층에서 2037년 6층으로 늘고, 뒷면이 맡는 일도 전력망과 입출력에서 2031년부터는 클록과 버스까지 넓어진다. 폭 16~20 nm의 레일이라면 2절에서 본 교차 폭 근처다. 레일 금속 칸에서 Cu가 보이지 않는 것은 이 장의 이야기와 잘 맞는다(원리에서 나온 해석).