응용 공정: STI·Gate·Contact·Spacer

여섯 공정을 한눈에: 같은 원리, 다른 실패

지금까지 이 책은 식각을 원리 쪽에서 보았다. 이온과 라디칼이 힘을 합쳐 바닥만 빨리 깎는 이유는 5장에서, 막마다 다른 기체를 쓰는 이유는 6장에서, 측벽이 휘거나 좁은 구멍이 늦게 깎이는 이유는 8장에서 보았다. 이 장은 그 원리들이 실제 소자 속 어느 자리에서 어떤 모습으로 나타나는지를 따라간다. 반도체 칩 하나를 만들면서 식각이 되풀이되는 대표 자리는 여섯 곳이다. 소자 사이를 가르는 STI 트렌치, 트랜지스터의 Gate, 층과 층을 잇는 Contact·Via, 금속 배선을 만드는 Metal, 게이트 옆벽이나 피치를 나누는 데 쓰는 Spacer, 그리고 3D NAND의 Channel hole이다. 마지막 Channel hole은 종횡비가 극단적으로 커서 10장에서 따로 다룬다.

여섯 공정은 깎는 막부터 다르다. SK hynix의 해설은 실리콘이나 금속은 염소 계열 기체로, 단단한 산화막은 더 강한 탄소–불소 계열 기체로 깎는다고 정리한다. 장비 회사도 식각 장비를 이 기준으로 나눈다. Lam Research의 2026년 연차 보고서는 식각 제품을 도체 식각(Conductor etch: Kiyo, Versys Metal, Akara)과 절연막 식각(Dielectric etch: Flex, Vantex)으로 구분해 싣는다. 실리콘과 금속을 깎는 STI·Gate·Metal은 도체 식각 챔버의 일이고, 산화막과 질화막을 뚫는 Contact·Via와 HAR 홀은 절연막 식각 챔버의 일이다. 아래 표는 사용자 교재의 정리에 이 책의 근거를 붙여 여섯 공정을 한 줄씩 비교한 것이다.

표를 세로로 읽으면 이 장의 줄거리가 보인다. 여섯 공정은 모두 '깎을 막'과 '지킬 막'의 짝으로 이루어진다. STI는 정지막 없이 실리콘 속 목표 깊이에서 멈추고, Gate는 몇 nm짜리 게이트 산화막 위에서, Contact는 식각 정지막과 게이트를 덮은 질화막 사이에서, Spacer는 아래 하드마스크 위에서 멈춘다. 그래서 응용 식각의 실패는 대개 두 방향 중 하나다. 덜 깎아서 막이 남거나(잔막, 미개방), 더 깎아서 지켜야 할 막을 다치게 하거나(정지막 손실, 관통). 이 둘 사이의 줄다리기를 4절에서 숫자로 풀고, 각 공정에서 그 줄다리기가 어떤 모습이 되는지를 차례로 본다.

근거: 막에 따른 기체 계열, 도체·절연막 식각 장비의 구분, 게이트 산화막 위에서 멈추는 선택비, SAC가 게이트 Spacer와의 선택비로 어긋남을 견딘다는 점, Cu가 다마신으로 만들어진다는 점.

탐색기를 눌러 보면 진단의 순서가 응용마다 같다는 것도 보인다. 먼저 목표 구조와 실패한 모양을 숫자로 정의하고, 화학 반응·이온의 방향·측벽 보호막·깊이 방향 수송 가운데 어느 균형이 무너졌는지 가설을 세운 뒤, 단면 계측과 장비 기록으로 확인한다. 이 장의 각 절은 이 순서를 공정별로 되풀이한다. 실제 이상 사례를 이 순서로 푸는 연습은 12장에서 한다.

STI: 소자를 가르는 트렌치

트랜지스터는 한 장의 실리콘 위에 수없이 붙어 있다. 이웃한 두 트랜지스터 사이로 전류가 새지 않게 하려면 그 사이를 절연체로 막아야 한다. 실리콘 기판에 얕은 홈을 판 뒤 절연막으로 채워 이웃 소자를 전기적으로 가르는 구조가 얕은 트렌치 소자 분리(STI, Shallow Trench Isolation)다. 식각은 이 홈을 판다. 홈을 채우는 일은 CVD 책 5장 「단차 피복과 Gap Fill」에서 본 HDP-CVD나 열 CVD의 몫이다. 사용자 교재는 STI 식각이 하드마스크(Hard mask), 곧 PR보다 식각에 잘 견디는 무기막 마스크를 기준으로 Si를 깎는다고 정리한다. 긴 식각 동안 패턴을 유지하고 Si:마스크 선택비를 확보하기 위해서다.

STI 식각의 요구는 한 문장으로 '모든 자리에서 같은 깊이, 같은 폭, 같은 측벽'이다. 0.2 µm DRAM의 STI 식각을 다룬 Karzhavin의 보고는 종횡비 2.5인 트렌치에서 트렌치 깊이와 식각 뒤 CD(ACI CD)의 높은 균일도, 그리고 0.01 µm보다 작은 식각 바이어스를 요구 조건으로 꼽는다. 그림 1은 STI 단면에서 재는 값들이다.

측벽이 수직에서 조금만 기울어도 바닥 폭은 크게 변한다. 측벽 각도 θ인 트렌치의 바닥 폭은 기하로 바로 나온다.

입구 100 nm, 깊이 300 nm인 트렌치에서 측벽이 89°면 바닥은 약 90 nm지만, 85°면 약 48 nm로 절반이 된다(계산). 깊이 대비 폭이 작을수록 각도 1°의 무게가 커진다. 바닥이 좁아지면 트렌치 사이의 Active 영역은 반대로 아래쪽이 넓어지고, 절연막을 채울 틈의 모양도 달라진다. 반대로 측벽이 수직을 넘어 안쪽으로 기울면(역경사) 입구가 바닥보다 좁아져, CVD 책에서 본 '입구부터 막히는' 채움 문제가 더 심해진다(원리에서 나온 해석). 그래서 STI는 평균 깊이 하나가 아니라 Top CD, Bottom CD, 각도를 함께 본다.

Taper를 '바이어스 부족'으로 단정하지 않는다

바닥이 좁아지는 Taper를 보면 이온 에너지가 모자라다고 생각하기 쉽다. 그러나 같은 방향의 결과를 내는 원인은 여럿이다. 첫째는 측벽 보호막이다. Cl₂/HBr/O₂ 플라즈마로 다결정 실리콘을 깎은 실험에서 HBr 비율을 늘리면 선폭 변화가 처음에는 줄다가 최소를 지나 약 80% HBr부터 크게 늘었다. 부착 확률이 0.1 정도인 식각 억제 물질이 측벽에 쌓여 측벽이 기운 것이다. 측벽에 생기는 막은 Br·Cl·O를 품은 실리콘 산화물 꼴이고 HBr을 쓸 때 더 두꺼우며, O₂를 얼마나 섞는지에 매우 민감했다. 둘째는 라디칼과 이온의 균형이다. FinFET의 Si Fin을 만드는 STI 식각을 닮은 3차원 모델에서 종횡비에 따른 식각 속도 차이는 주로 중성종 수송에서 왔고, 중성종을 늘리면 종횡비 약 8까지 그 차이가 사라졌지만 프로파일이 더 기울었다. 셋째는 압력이다. Lam의 강의 자료는 Sheath 안에서 이온이 산란되면 측벽이 휘는 원인이 되며 압력을 낮추는 것이 도움이 될 수 있다고 정리한다. 사용자 교재의 정리대로, 높은 압력의 이온 산란, 보호막 과다, 가스 조성 변화가 모두 같은 방향의 Taper를 만들 수 있다.

Microtrench: 바닥 모서리가 더 깊이 파일 때

바닥 모서리가 가운데보다 빨리 깎이는 Microtrench는 STI에서 특히 조심한다. Hoekstra 등의 모델에서 그 원인은 마스크와 트렌치 측벽에 스치듯(약 80°) 들어온 이온이 거울처럼 반사되어 바닥 모서리로 모이는 것이었다. 실험의 Microtrench를 재현하려면 거울 반사가 90%를 넘어야 했고, 마스크 측벽이 이온 각도 퍼짐(그곳에서 4~5°)과 비슷한 2~4°만 기울어도 더 많은 이온이 반사되어 Microtrench가 커졌다. 깊어질수록 반사하는 측벽 넓이가 늘어 Microtrench도 자란다. 저자들은 Microtrench가 정지막이나 게이트 산화막을 뚫을 수 있다고 지적한다(LAM 9400SC ICP, 10 mTorr Cl₂ 조건). 한 게이트 식각 특허는 바이어스 전력을 낮추고 Cl₂/HBr 비를 낮춘 조건에서 Microtrench 없이 수직에 가까운 프로파일을 얻은 예를 싣는다. 펄스 플라즈마도 Notching, Bowing, Microtrenching을 줄일 수 있는 수단으로 꼽힌다.

STI의 위아래 모서리 모양도 단면에서 함께 본다. 다만 모서리를 얼마나 둥글게 만들어야 하는지, 그것이 소자에 얼마나 영향을 주는지는 이 책이 확인한 공개 자료에 나오지 않아 수치로 다루지 않는다.

Gate: 선폭을 옮기고 얇은 산화막 위에서 멈춘다

게이트 식각은 두 가지 일을 동시에 해야 한다. 하나는 포토에서 찍은 선폭을 그대로 막에 옮기는 일이다. 게이트 선폭은 트랜지스터의 채널 길이가 되므로(IMP 책 10장), 식각 전후의 CD 차이인 CD bias와 선 가장자리가 길이 방향으로 흔들리는 정도인 선 가장자리 거칠기(LER, Line Edge Roughness)를 관리한다. 다른 하나는 아주 얇은 막 위에서 멈추는 일이다. 게이트 전극 아래에는 게이트 산화막이 있고, 그 두께는 2~20 nm 수준이다. 다결정 실리콘(Poly-Si) 막을 끝까지 깎아 내려가다가 그 몇 nm 위에서 멈춰야 한다. 세대에 따라 깎는 대상은 Poly-Si 게이트, 나중에 금속 게이트로 바꿀 더미 게이트, 또는 전극·캡막·하드마스크·절연막이 쌓인 게이트 적층(Gate stack)이 된다.

멈출 수 있느냐는 선택비가 정한다. 1988년에 출원된 한 특허는 HBr 플라즈마에서 Poly-Si:SiO₂ 선택비 100:1, Poly-Si:PR 60:1을 얻었고, 이전에 쓰던 Cl₂로는 Poly-Si:게이트 산화막이 약 20:1이었다고 적는다. 그리고 1M DRAM의 250 Å(25 nm) 게이트 산화막을 지키려면 30:1보다 높은 선택비가 필요했다고 설명한다. 다른 특허의 예에서는 바이어스 전력과 Cl₂:HBr 비를 낮추자 Si:SiO₂ 선택비가 약 50:1에서 150:1 넘게 올랐다. 반대로 바이어스를 높이면 마스크가 더 스퍼터되어 프로파일이 더 기울었다. 고밀도 헬리콘 플라즈마에서 Cl₂로 게이트를 깎은 Bell 등은 높은 에너지로 빠르게 깎는 단계(250 nm/min)와 낮은 에너지로 깎는 과식각 단계를 나누어, 뒤 단계에서 Si:SiO₂ 선택비 80 이상을 얻고 Trenching을 억제했다. 이 '빠르게 깎고, 멈출 곳에 다가가면 조건을 바꾼다'가 다단계 레시피의 뼈대다.

다단계 레시피: Breakthrough, Main etch, Over-etch

Lam Research의 게이트 식각 특허는 단계의 논리를 분명하게 보여 준다. 먼저 Breakthrough(BT, 표면 뚫기 단계)에서 표면의 자연 산화막을 연다. 다음 Main etch(ME, 주 식각 단계)에서 막의 대부분을 깎는다. 마지막 Over-etch 단계(OE step)는 더 느리지만 선택비가 매우 높은 조건으로 얇은 막 위에서 멈추는 데 쓴다. 이 특허의 예에서는 표면 쪽의 진하게 도핑된 층까지 BT에서 깎는데, 그 화학(N₂/SF₆/CH₂F₂)은 게이트 산화막에 대한 선택비가 낮아서 간섭계 종말점으로 게이트 산화막보다 약 40 nm 위에서 멈춘다. 또 과식각을 40 °C 아래에서 하면 언더컷, Bowing, Footing을 피할 수 있었다고 적는다(특허 예시). Berkeley 마이크로랩의 Si 식각 레시피도 Cl₂/He 주 식각 앞에 SF₆ 단계를 두어 자연 산화막을 먼저 뚫는다. 자연 산화막은 Cl₂나 HBr 조건에서 Poly-Si보다 수십 배 느리게 깎이므로, BT 없이 바로 주 식각을 하면 막이 열리기를 기다리는 시간이 생긴다(위 선택비로 계산).

아래 시뮬레이터에서 게이트 적층 하나를 직접 깎아 보자. 웨이퍼 가운데는 Poly-Si가 얇고 빨리 깎이며 가장자리는 두껍고 느리게 깎인다고 놓았다. 세 자리의 단면이 단계마다 어떻게 변하는지, 그리고 남은 Poly-Si와 게이트 산화막이 시간에 따라 어떻게 줄어드는지 함께 그린다.

근거: 주 식각 단계 속도 250 nm/min과 저에너지 과식각 단계, Cl₂ 약 20:1과 HBr 100:1, 250 Å 게이트 산화막, 게이트 산화막 2~20 nm, 두께·속도 ±5%라는 비균일의 예, BT·ME·OE로 나누는 단계.

측벽이 정하는 CD, 그리고 Notching과 Footing

게이트 CD를 정하는 것은 바닥만이 아니다. 측벽에 쌓이는 보호막의 두께가 곧 선폭의 변화다. HBr/Cl₂/O₂ 게이트 식각에서 측벽막은 주 식각 동안 Br·Cl을 품은 실리콘 산화물 꼴로 생기고, 과식각 초기에 산화되어 산화막과 비슷해진다. HBr/O₂ 과식각을 다룬 연구는 과식각이 시작될 때 SiBrₓO_y가 쌓이며, 아마도 챔버 벽에서 왔을 것이라고 보았다. 측벽막은 산화막 마스크처럼 작용해 그 뒤의 프로파일 변화를 막는다. DRAM용 Poly-Si/산화막 식각에서 HBr과 O₂가 선택비와 식각 뒤 프로파일에 하는 역할을 다룬 연구도 있다. 결국 게이트 CD는 주 식각의 화학, 과식각의 화학, 그리고 챔버 벽의 상태가 함께 정한다.

8장에서 본 Notching은 게이트 식각의 대표 위험이다. Hwang과 Giapis의 몬테카를로 모의에서 과식각 동안 드러난 절연막 표면이 잠깐씩 대전되는 것이 Notching을 강하게 일으켰고, 이온 산란이 작지만 필요한 몫을 더했다. 이 모델은 선이 연결된 방식과 열린 공간의 폭에 따라 Notch 깊이가 달라지는 실험 결과를 재현했다. Kinoshita 등은 고밀도 플라즈마에서 좁은 공간의 바닥이 양전하로 크게 대전되고, 넓은 공간 옆의 가장 바깥 선이 그 열린 쪽에서 전자를 더 받아 전위가 낮아지므로 이온이 그 선 쪽으로 휘어 Notch가 생긴다고 설명했다. Lieberman의 강의 자료도 같은 그림을 전자 그림자 효과로 정리한다. Notching이 막이 다 열린 뒤, 곧 과식각 단계에서 생긴다는 점이 중요하다. 과식각을 길게 할수록 이 대전 효과에 노출되는 시간도 길어진다.

금속 게이트와 High-k 절연막으로 넘어오면서 요구는 더 까다로워졌다. Agarwal과 Kushner는 금속 게이트 적층의 게이트 절연막이 얇아지고 게이트가 3차원이 되면서 극단적인 선택비와 결국 원자층 수준의 분해능이 필요해진다고 정리했다. 장비 회사도 금속 게이트와 High-k 절연막에는 여러 막을 한 챔버에서 차례로 깎는 능력이 필요하다고 설명한다. 금속 게이트 적층의 막별 화학과 선택비 숫자는 이 책이 확인한 공개 자료가 부족해 여기서는 다루지 않는다.

과식각 예산: 얇은 산화막을 지키는 계산

앞 시뮬레이터에서 「ME를 종말점에 맞추기」를 누르고 OE를 없애면 가장자리에 Poly-Si가 남았다. 종말점 신호는 웨이퍼 전체의 평균적인 변화를 보기 때문이다(11장). 막 두께와 식각 속도가 자리마다 다르면 막이 뚫리는 시각도 자리마다 다르다. 가장 늦게 뚫리는 자리까지 열려면 평균보다 더 깎아야 하고, 그동안 먼저 뚫린 자리는 아래 막을 내준다. MIT 강의의 연습 문제가 이 계산을 보여 준다. 0.4 µm 산화막의 두께와 식각 속도가 각각 ±5% 흔들리면 가장 나쁜 자리는 \(1.05x/(0.95r) = 1.105\,x/r\)만큼 걸리므로 10.5%의 추가 시간이 필요하고, 그동안 아래 Si를 어디서도 5 nm 넘게 잃지 않으려면 산화막:Si 선택비가 16:1이어야 한다.

숫자를 넣어 보자. 100 nm 막의 두께와 속도가 각각 ±5%면 처음 뚫리는 자리는 90.5/R, 마지막 자리는 110.5/R에 뚫린다. 평균 100/R에서 보면 10.5%의 과식각이 필요하고, 가장 먼저 뚫린 자리는 20/R만큼 더 깎인다. 그 시간 동안 하부막은 20 nm/S만큼 줄어든다. 선택비가 20이면 1 nm, 5면 4 nm다(계산). 이 식을 뒤집으면 기억하기 좋은 어림이 하나 나온다. 선택비 S인 조건에서 두께 \(t_{ox}\)인 산화막은 Poly-Si를 \(S\cdot t_{ox}\)만큼 더 깎는 시간을 버틴다(계산). 2.5 nm 산화막이면 선택비 20에서는 50 nm 어치, 100에서는 250 nm 어치다. 100 nm짜리 Poly-Si라면 앞의 경우는 과식각 50%에서 이미 한계에 닿는다.

Gottscho 등은 이 줄다리기를 미시적 비균일이 정하는 맞바꿈으로 정리했다. 덜 깎아서 열리지 않는 칩과 더 깎아서 손상되는 칩 사이의 균형이다. 종횡비에 따라 식각 속도가 다르면(ARDE) 종횡비가 큰 구조까지 열기 위해 과식각이 더 필요하고, 그만큼 높은 선택비와 낮은 손상이 요구된다. 먼저 예측해 보고, 그 다음 웨이퍼 전체에서 확인하자.

예측을 확인했다면 이제 손잡이를 모두 직접 돌려 보자. 아래 시뮬레이터는 300 mm 웨이퍼의 다이 300여 개마다 Poly-Si 두께와 식각 속도를 정하고, 다이마다 막이 뚫리는 시각을 계산한다. 종말점은 다이의 절반이 열린 시각으로 잡고, 그 뒤 정한 비율만큼 과식각한다.

근거: 과식각과 선택비의 계산, 열리지 않는 칩과 과식각 손상 사이의 맞바꿈, 선택비 범위의 예. 다이 수와 비균일의 공간 분포는 학습용 가정이다.

Contact·Via와 SAC: 모두 열고 아무것도 다치지 않게

콘택(Contact)은 트랜지스터의 Source·Drain·게이트를 첫 배선층과 잇는 접속이고, 비아(Via)는 서로 다른 배선층 사이를 잇는 수직 접속이다. 둘 다 절연막에 구멍을 뚫는 식각이지만, 바닥에서 만나야 하는 재료와 적층이 다르다. 구멍의 바닥이 곧 전류가 지나가는 접촉 면적이므로, 바닥에 얇은 막 한 겹만 남아도 접촉 저항이 크게 오르거나 아예 끊긴다. 사용자 교재는 콘택 식각의 전형적인 순서를 '하드마스크나 PR 열기 → 주 식각으로 산화막 대부분 제거 → 식각 정지막에 다가가기 → 정지막 열기 → 가장 느린 자리를 위한 과식각'으로 정리한다. 여기서 식각 정지막(ESL, Etch Stop Layer)은 목표막 아래에서 식각을 느리게 해 하부 구조를 지키고 종말점을 안정시키는, 선택비가 높은 막이다. 순서는 구조마다 다르지만 '빠르게 제거 → 정지막에 다가가기 → 바닥 열기 → 잔막 보상'이라는 목적은 같다.

산화막을 깎으면서 질화막이나 Si 위에서 멈출 수 있는 이유는 6장에서 본 불화탄소막에 있다. 정상 상태로 식각하는 동안 모든 표면은 얇은 불화탄소막에 덮여 있고, 막이 두꺼울수록 그 아래 기판은 느리게 깎인다. 산화막 위의 막은 1.5 nm보다 얇고, Si 위는 약 2~7 nm, 질화막 위는 약 1~4 nm로 그 사이다. 산화막은 자기 산소로 탄소를 소비하고 질화막은 질소로 일부만 소비하기 때문이다. 그래서 산화막:질화막 선택비는 산화막:Si 선택비보다 얻기 어렵다. 같은 원리로 CHF₃는 CF₄보다 Si 위에 두꺼운 막(5.5 nm 대 2.5 nm)을 남겨 SiO₂:Si 선택비가 약 15로 CF₄의 약 5보다 높았다.

바닥 잔막과 과식각의 줄다리기

콘택은 크기가 작고 깊어서 8장의 ARDE를 피할 수 없다. 앞의 불화탄소 연구에서 약 2.5 µm 깊이의 콘택은 폭이 1.3 µm에서 0.6 µm로 줄자 약 10% 얕게 깎였다. 고분자를 만드는 기체를 더 넣으면 선택비가 오르지만 한도가 있다. 불화탄소 절연막 식각에서 고분자 흐름을 늘리면 식각 속도가 어느 지점까지는 오르다가 그 뒤 떨어지거나 아예 멈추는 Etch stop이 생긴다. 깊은 구멍의 바닥에서는 대전이 이온을 늦춰 식각을 멈추게 할 수도 있다. 그래서 가장 작은 구멍이 열릴 때까지 과식각이 필요하다. 고종횡비 콘택 모델을 다룬 Huang 등은 과식각 10%를 '바닥에 닿는 데 걸린 시간의 10%만큼 더 깎는 것'으로 정의하고, 과식각이 바닥 쪽 Taper를 걷어 내는 역할도 한다고 설명한다. 그 대가로 바닥의 하부막과 측벽의 마스크는 더 깎인다.

SAC: 어긋나도 게이트와 붙지 않는 콘택

게이트 사이 간격이 좁아지면 콘택 구멍을 두 게이트 한가운데에 정확히 뚫기 어려워진다. 포토의 Overlay 오차만큼 구멍이 한쪽 게이트로 밀리기 때문이다. 자기 정렬 콘택(SAC, Self-Aligned Contact)은 이 어긋남을 식각의 선택비로 견딘다. 게이트 위와 옆을 질화막 캡과 Spacer로 덮어 두고, 콘택 식각이 산화막은 깎되 질화막에서는 멈추게 하면, 구멍이 게이트 쪽으로 밀려도 게이트 전극은 드러나지 않고 구멍 바닥은 Spacer를 따라 Source·Drain에 스스로 맞춰진다. 장비 회사는 절연막 식각 장비의 쓰임새로 SAC를 따로 든다.

SAC 식각의 어려움은 시간표에 있다. 구멍이 내려가다 질화막 캡의 높이에 닿는 순간부터 어깨는 드러나고, 그 뒤 좁은 Spacer 사이를 지나 바닥이 열릴 때까지, 그리고 과식각이 끝날 때까지 계속 깎인다. 모서리는 평평한 면보다 이온 하나당 더 많이 깎이는 경향이 있어 Faceting이 생긴다. 선택비를 올리려고 고분자를 늘리면 좁은 바닥이 느려지거나 멈추고, 바닥을 열려고 과식각을 늘리면 어깨가 더 깎인다. 7 nm 아래 로직에서는 이 맞바꿈이 한계에 이르러, SiO₂를 열 때 낮은 유전율 SiNₓ Spacer의 손실을 최소로 하는 데 원자층 식각(ALE)이 필수가 되었다. 고분자가 SiO₂보다 SiNₓ 위에 두껍게 쌓이는 차이를 활성화 단계가 이용하며, 사이클을 늘리면 선택비는 오르지만 처리량은 떨어진다. 장비는 빠른 가스 전환, 빠른 점화, 더 정밀한 이온 에너지 제어로 대응했다. ALE 자체는 10장에서 다룬다.

근거: SAC가 선택비로 어긋남을 견디고 7 nm 아래에서 ALE로 Spacer 손실을 줄인다는 점, 사이클과 처리량의 맞바꿈, 고분자 과다에 의한 Etch stop, 모서리 Faceting, 이상적인 ALE에서 깊이가 종횡비에 무관했다는 측정, 산화막과 질화막 위 불화탄소막 두께의 차이.

콘택과 비아는 종말점을 잡기도 어렵다. 구멍이 차지하는 면적이 웨이퍼의 몇 %에 불과해 막이 뚫릴 때 바뀌는 발광이 아주 작기 때문이다. Applied Materials의 특허는 한 파장만 보는 기존 방식이 대개 열린 면적 약 30% 이상에서만 통하는데 미세 패턴은 1%까지 내려간다고 지적하고, 전체 스펙트럼을 걸러 쓰는 방법으로 40%, 10%, 4%, 1%에서 종말점을 잡았다고 보고한다. 그래서 콘택 식각은 종말점보다 정해진 시간의 과식각에 더 기대게 되고, 그만큼 선택비가 중요해진다(원리에서 나온 해석). 종말점 신호의 세기는 11장에서 계산한다.

Metal 식각: Al은 깎고, Cu는 채운다

배선 금속을 깎는 일은 실리콘보다 까다롭다. 깎은 원자가 기체가 되어 떠나야 하는데, 금속의 할로겐 화합물은 잘 날아가지 않는 것이 많기 때문이다. Al은 불소 플라즈마로 깎을 수 없다. AlF₃가 보통의 공정 온도에서 휘발하지 않기 때문이다. 그래서 Al은 염소로 깎는다. Al₂Cl₆는 더 잘 날아가지만 충분히 떨어지려면 표면을 데워야 한다. 또 Al 표면의 자연 산화막 Al₂O₃는 순수한 Cl₂ 식각을 막는다. 그래서 BCl₃를 넣는다. BCl₃는 자연 산화막을 깎고 진공 속의 산소와 수분을 잡아 준다. Al 식각에도 '산화막을 먼저 뚫는' 단계가 있는 셈이다.

Berkeley 마이크로랩의 Al 식각 레시피(Lam 690)는 Cl₂, BCl₃, CHCl₃, N₂를 30:50:20:50 sccm으로 넣고 250 W, 250 mTorr에서 깎는다. 전극을 60 °C로 두어 생성물이 날아가도록 하고 챔버와 배기관에 쌓이지 않게 하며, 측벽이 수직으로 서는 것은 CHCl₃가 만드는 측벽 억제막 덕분이다. 배선 위아래의 TiN은 또 다르다. Ar만으로는 깎이지 않고, Ar/Cl₂에서는 TiClₓ와 NClₓ가 날아가 가장 빠르고 수직으로 깎이지만, Ar/CHF₃에서는 휘발성이 낮은 TiF₃가 남아 느리고 기운다. Ar/BCl₃에서는 휘발하지 않는 BOₓN_y가 위와 측벽에 쌓여 속도와 각도가 함께 낮아진다. 텅스텐은 반대로 불소와 만나 휘발성이 큰 WF₆가 된다.

Fence와 Stringer

금속 식각 현장에서 자주 쓰는 두 단어가 있다. 펜스(Fence)는 패턴 가장자리에 울타리처럼 솟아 남은 재증착물이고, 스트링거(Stringer)는 아래 단차나 측벽을 따라 실처럼 이어져 남은 도전성 잔사다. 스트링거는 이웃 배선을 이어 단락을 만들 수 있다. 두 불량 모두 표 4가 말하는 휘발성과 연결해 읽을 수 있다. 잘 날아가지 않는 생성물이나 이온이 튀겨 낸 금속이 측벽에 다시 붙으면 Fence가 되고, 단차 아래 그림자진 곳의 금속을 과식각이 다 지우지 못하면 Stringer가 된다(원리에서 나온 해석). 그래서 Metal 식각의 확인 항목에는 생성물의 휘발성, 웨이퍼 온도, 과식각과 단차가 함께 들어간다.

식각이 끝난 뒤에 시작되는 불량: 부식

Al 식각은 챔버에서 꺼낸 뒤에도 끝나지 않는다. Lam Research의 특허는 그 순환을 이렇게 설명한다. 남은 염소와 스며든 수분이 만나 HCl이 되고, HCl이 Al을 녹여 AlClₓ를 만들며, 이것이 다시 물과 반응해 부식 생성물과 HCl을 더 만든다. 물이 촉매처럼 작용하는 셈이다.

측벽막이 문제를 키운다. 같은 특허는 Cl₂/BCl₃에 i-line 레지스트를 쓰면 측벽막이 얇지만, Cl₂/BCl₃/CHF₃에 DUV 레지스트를 쓰면 수백 Å으로 두꺼워져 그 안의 염소가 기존 패시베이션 뒤에도 남는다고 적는다. 기존 패시베이션은 H₂O 플라즈마로 Cl을 HCl로 바꾸고 O₂ 플라즈마로 레지스트를 걷어 내며, 보통 웨이퍼를 220~275 °C로 둔다. Applied Materials의 특허는 AlCl₃ 잔류물이 물을 잘 빨아들이고, Al–Cu나 Ti–W 같은 합금은 금속 사이의 갈바닉 결합 때문에 아주 적은 염소로도 부식된다고 지적한다. 예시로 든 마이크로파 플라즈마(H₂O 500 sccm, O₂ 1,000 sccm, N₂ 100 sccm, 약 2 Torr, 약 1,400 W)로 레지스트 제거와 패시베이션을 여러 번 되풀이하면 대기 수분에 적어도 24시간, 보통 48시간 견뎠다(특허 예시). 또 다른 특허는 실무에서 쓰는 기준이 '레지스트 제거 뒤 24시간 안에 부식이 없을 것'이라고 적는다. 뒤의 습식 공정이 남은 잔류물을 지우기 때문이다. Berkeley 마이크로랩은 Al 식각마다 로드락에서 CF₄/O₂ 플라즈마(90/10 sccm, 400 W, 1분)로 남은 Al₂Cl₆의 Cl을 F로 바꾼다. 염소와 습도로 부식 시간을 어림하는 시뮬레이터는 6장에 있다.

Cu는 왜 깎지 않고 채우나

표 4의 마지막 줄이 답이다. CuCl의 끓는점은 1,490 °C로, 공정 온도에서 날아가는 구리 생성물이 없다. 상온에서 염소 플라즈마로 구리를 패터닝하는 연구도 있지만, 그 방법은 구리를 날려 보내는 대신 결정성 염화구리로 부풀게 바꾸는 반응을 이용했고 이온 충돌이 결정적이었다. 그래서 Cu 배선은 금속을 깎지 않는다. 절연막에 트렌치와 비아를 먼저 식각하고, Barrier와 Seed를 입힌 뒤 Cu를 도금으로 채우고, 넘친 Cu를 CMP로 깎아 낸다. 이 다마신 방식은 METAL 책 4장 「Cu 다마신과 전기 도금」에서 자세히 다룬다. IBM은 27년 전에 도입한 Cu 다마신 배선이 지금도 업계 표준이며, 2 nm 노드의 최첨단 Cu 배선은 24 nm 피치(선폭 12 nm)라고 소개한다. 그래서 배선 층의 식각에서 'Cu Metal 식각'은 대개 '다마신 절연막 식각'을 뜻하고, 장비 회사도 절연막 식각 장비의 쓰임새로 Dual damascene을 든다.

다마신에도 식각의 숙제는 남는다. IBM은 다마신에서 low-k 절연막이 플라즈마 식각에 손상되어 정전 용량이 커지는 문제를 짚고, Samsung과 함께 금속(Ru)을 깎은 뒤 그 사이를 채우는 Subtractive Ru top via와 에어갭 구조로 18 nm 피치에서 정전 용량을 약 9% 줄였다고 보고했다. 휘발성 식각 경로가 있는 금속이라면 '깎는 배선'이 다시 돌아올 수 있다는 뜻이다. 금속 식각 장비로는 BEOL 금속과 금속 하드마스크를 깎는 Lam의 Versys Metal처럼 대칭 챔버와 챔버 세정 기술을 강조하는 전용 제품이 있다(제조사 설명).

Spacer Etch-back과 SADP: 측벽만 남기는 식각

게이트 옆에 세우는 절연막 벽을 Spacer(스페이서, 측벽막)라 한다. Spacer는 Source·Drain 주입이 게이트에서 얼마나 떨어져 들어갈지를 정하므로(IMP 책 10장), 그 모양이 곧 접합의 위치다. Spacer를 만드는 방법은 단순하다. 게이트를 덮도록 막을 고르게(컨포멀하게) 입힌 뒤(CVD 책 6장 「ALD」), 방향성이 강한 플라즈마로 위에서 아래로 막을 걷어 낸다. 이온은 거의 수직으로 오므로 평평한 면의 막은 금방 없어지지만, 게이트 옆벽에 붙은 막은 위에서 보면 키가 매우 크기 때문에 끝까지 남는다. 이렇게 수평 막만 걷어 내 측벽 막을 남기는 식각이 Etch-back(에치백, 전면 되깎기)이다. 5장에서 본 이방성 식각이 그대로 쓰인다.

같은 원리로 포토의 한계보다 촘촘한 선을 만들 수 있다. 포토로 찍은 임시 선, 곧 맨드럴(Mandrel, Core) 위에 Spacer 막을 입히고 Etch-back한 뒤 Mandrel을 걷어 내면, Mandrel 하나가 있던 자리에 Spacer 선 두 개가 남는다. 이 선들을 마스크로 아래 막을 깎으면 피치가 절반인 패턴이 된다. 이것이 자기 정렬 이중 패터닝(SADP, Self-Aligned Double Patterning)이다. 2024년의 식각 로드맵은 SADP가 찍은 피치를 두 배로 촘촘하게 하지만, 필요 없는 부분을 자르거나 막는 Cut·Block을 위해 포토와 식각을 더 거쳐야 한다고 정리한다. 또 금속 하드마스크에서 SADP 뒤에 생긴 결함을 투과 전자현미경으로 본 결과, 하드마스크 식각이 원인 가운데 하나로 지목되었다. 포토 쪽에서 본 멀티 패터닝과 Overlay는 PHOTO 책 9장 「Overlay와 멀티 패터닝」에서 다룬다.

이상적으로 Spacer의 폭은 측벽에 입힌 막의 두께로 정해진다. 그러나 실제로는 증착의 컨포멀리티, Etch-back의 양, 이온의 방향성, Mandrel의 모양, 웨이퍼 균일도가 함께 정한다. 아래 애니메이션에서 Etch-back을 처음부터 끝까지 지켜보며, 과식각과 옆 방향 식각이 Spacer의 폭과 높이를 어떻게 바꾸는지 보자.

근거: 증착 컨포멀리티와 Etch-back의 이온 방향성이 함께 Spacer CD와 안팎 간격 차이를 정한다는 시뮬레이션. 치수와 선택비는 학습용 가정이다.

애니메이션의 결론은 이렇다. 이온이 수직으로만 온다면 과식각은 Spacer의 높이와 아래 하드마스크를 깎고, 옆 방향 성분이 있을 때만 폭을 깎는다. 그래서 Spacer 폭은 증착 두께와 측벽 피복, 그리고 Etch-back의 이방성이 함께 정한다. Fraunhofer의 Baer와 Lorenz는 SADP 공정 시뮬레이션에서 증착의 컨포멀리티와 Etch-back 이온의 방향성을 함께 고려해야 Spacer CD와 안팎 간격의 차이를 설명할 수 있고, 웨이퍼 위에서 증착한 산화막 두께가 변하면 Spacer CD는 그보다 4~5배 큰 상대 변화를 보인다고 보고했다. 이 장의 단순한 모델에서는 그 증폭이 1배를 조금 넘는 정도라, 모서리 모양과 식각의 상호작용까지 계산한 결과와는 차이가 있다. 그래도 방향은 같다. 증착 균일도가 곧 Spacer CD의 예산이다.

식각이 만드는 Pitch walking

SADP에서는 두 종류의 간격이 서로 다른 공정으로 정해진다. Core 간격은 Mandrel의 폭, 곧 Mandrel 식각 뒤의 CD가 정하고, Gap 간격은 Mandrel 피치에서 Mandrel 폭과 Spacer 두 개의 폭을 뺀 나머지다. 식으로 쓰면 다음과 같다(기하에서 나온 계산).

두 간격이 번갈아 달라지는 현상을 Pitch walking(피치 워킹)이라 부른다. 식에서 보듯 Mandrel 폭이 1 nm 커지면 Core는 1 nm 넓어지고 Gap은 1 nm 좁아진다. Spacer 폭이 1 nm 커지면 Core는 그대로인데 Gap만 2 nm 좁아진다(계산). 앞 애니메이션의 Spacer 폭 변화가 Gap 간격에서는 두 배가 되는 것이다. 이 연결은 공개 자료의 문장이 아니라 위 기하에서 끌어낸 이 책의 해석이다. 다만 Pitch walking이 실제로 관리하는 값이라는 것은 분명하다. KLA는 광학 CD 계측(OCD) 장비가 재는 값에 측벽 각도, 하드마스크 높이와 함께 Pitch walking을 올려 두고 공정 중 감시와 APC에 쓴다고 설명한다.

근거: Pitch walking을 OCD로 재는 항목, Spacer CD와 간격 차이가 증착과 Etch-back으로 정해진다는 점. 두 간격의 식은 기하에서 나온 계산이다.

다단계 레시피와 단계별 종말점, 그리고 장비

여섯 공정을 지나며 같은 장면이 되풀이되었다. 게이트는 BT·ME·OE, Al은 BCl₃로 산화막을 뚫는 단계, 콘택은 정지막에 다가가는 단계와 여는 단계, Spacer는 Etch-back과 과식각이었다. 실제 구조에는 PR, 하드마스크, 산화막, 질화막, Poly-Si, 금속과 Barrier가 이어서 나온다. 막마다 결합과 휘발성 생성물이 달라 같은 기체·전력·압력·바이어스가 모든 층에 맞을 수 없다. 그래서 식각 레시피는 막질과 목적에 따라 조건을 바꾸는 다단계 레시피(Multi-step recipe)가 된다. 2024년의 로드맵은 산업용 레시피가 수십 단계로 이루어지고 그 가운데 상당수가 여러 RF 전원을 펄스로 쓰며, 공정 중 변화를 알려 주는 정보는 주로 OES와 RF 센서라고 정리한다.

막의 경계에서 프로파일이 꺾이는 이유도 이 표로 읽힌다. 막이 바뀌면 표면에서 소비되는 라디칼, 만들어지는 생성물, 측벽에 쌓이는 보호막의 성질이 함께 바뀐다. 같은 플라즈마 조건에서도 식각 속도와 측벽 보호가 갑자기 달라지므로, 단계 전환이 매끄럽지 않으면 경계에서 CD가 넓어지거나 좁아지고 Notch나 잔사가 남을 수 있다(5장과 6장의 원리에서 나온 해석). 탄소 하드마스크를 여는 단계가 좋은 예다. 불화탄소/Ar 플라즈마에 섞는 O₂를 3.5%에서 6.5%로 올리자 탄소 마스크의 식각 속도가 25 nm/min에서 76 nm/min으로 세 배가 되었고, 산화막은 그대로라 SiO₂:마스크 선택비가 2.18에서 0.8로 떨어졌다. 앞 단계의 작은 변화가 다음 막의 선택비와 CD로 이어진다.

단계마다 다른 종말점

단계를 언제 바꿀지는 종말점이 알려 준다. Tokyo Electron의 특허는 막마다 다른 방출선을 정리한다. SiO₂와 고분자는 CO*, 질화막은 N₂*나 CN*, Poly-Si는 SiF*, Al은 AlCl*를 본다. 막이 사라질 때 줄어드는 선과 늘어나는 선을 하나씩 골라 그 비와 기울기를 쓰면 잡음에 강해진다. 막 한가운데에서 멈춰야 하는 단계는 간섭계 종말점을 쓴다. 앞의 게이트 특허가 BT를 게이트 산화막 약 40 nm 위에서 멈춘 것이 그 예다. 다만 4절과 5절에서 보았듯 종말점은 평균을 보고, 열린 면적이 작으면 신호가 약해진다. 그래서 종말점 뒤의 과식각은 계산으로 정한다. 종말점 신호와 계측, 챔버 관리는 11장에서 다룬다.

장비는 응용을 어떻게 나누어 맡나

다단계 레시피를 한 챔버 안에서 돌리려면 장비가 여러 막을 차례로 깎을 수 있어야 한다. 공식 자료에서 각 장비가 내세우는 쓰임새를 응용별로 모으면 표 6이 된다. 회사가 직접 적은 쓰임새와 특징이며, 성능에 대한 문장은 제조사의 주장이다.

표 6의 특징들은 이 장에서 만난 문제와 하나씩 짝이 맞는다. 여러 막을 한 챔버에서 연속으로 깎는 능력은 다단계 레시피를, 웨이퍼 없는 자동 세정은 단계와 웨이퍼 사이에 남는 벽의 기억을, 들어온 CD의 편차를 보정하는 기능은 게이트 CD를, 가장자리 Sheath 조정은 STI와 게이트의 가장자리 문제를, ALE는 SAC의 극단적인 선택비를 겨냥한다(원리에서 나온 해석). 7 nm 아래 SAC에 ALE를 쓰면서 장비가 빠른 가스 전환과 빠른 점화, 정밀한 이온 에너지 제어로 대응했다는 로드맵의 정리도 같은 맥락이다.