현업 이상 분석

배선 이상은 어디서 드러나나

배선은 다 만든 뒤에도 겉으로는 멀쩡해 보인다. 다마신 배선은 CMP로 평평하게 깎여 절연막 속에 묻히고, 그 위를 다음 층이 덮는다. 형상 속의 Void, 얇아진 Barrier, Via 바닥의 반응 생성물은 위에서 보이지 않는다. 웨이퍼 뒷면에 묻은 Cu는 앞면을 아무리 들여다봐도 보이지 않는다. 그래서 배선 공정의 이상은 시험 구조의 저항과 누설 같은 전기 신호로, 또는 신뢰성 시험의 고장으로 늦게 드러나기 쉽다. 그림 1은 이 장에서 다룰 여덟 가지 이상이 생기는 자리를 배선 단면 하나에 모아 그린 개념도다.

그래서 현업은 감시 그물을 여러 겹 친다. 공개 문헌에 나온 수단을 검출 시점 순서로 묶으면 네 층이 된다. 이 묶음은 여러 문헌을 모아 이 책이 정리한 것이고, 각 측정의 원리는 10장에서 다룬다.

1. 인라인 계측과 모니터 웨이퍼. 면저항, 두께, 표면의 높낮이를 잰다. CMP 뒤 Dishing은 외딴 배선과 배열 속 배선을 짧게 훑는 프로파일 측정으로, Erosion은 배열을 가로질러 Field 쪽으로 200~300 µm 이어지는 긴 측정으로 잰다. 피코초 음향 측정은 패드와 배선 배열 안의 Cu 두께를 직접 잰다(특허). 금속 오염은 TXRF(Total Reflection X-ray Fluorescence, 전반사 X선 형광 분석)로 웨이퍼 전체의 분포를 지도로 그릴 수 있다(장비사 자료).
2. 결함 검사와 리뷰. 표면을 훑는 검사 장비가 결함 좌표를 남기면 리뷰 SEM이 그 자리를 다시 찾아 찍고 자동 분류(ADC)를 거친다. 분류가 빠를수록 수율 이탈에 빨리 대응한다. CMP 긁힘은 리뷰 SEM의 시야가 너무 크거나 작으면 다른 분류로 잘못 들어간다. 전자빔을 쓰는 Voltage contrast(전압 대비, 전자빔을 쬔 자리의 대전 차이로 밝기가 달라지는 현상)는 끊긴 콘택을 밝기로 잡는다. 밝기가 범위의 일부에서 log(R·I_p)에 비례하므로 검출 감도는 빔 전류 I_p로 정해진다.
3. 전기 검사(e-test). 시험 구조의 저항과 누설을 잰다. 빗 모양 구조(Comb)는 같은 층의 단락을, 구불구불한 긴 배선(Serpentine)은 끊김과 고저항을 잡는다. Via를 수십에서 수천 개 직렬로 이은 Via chain(Via 사슬)은 Via 저항과 그 분포를 보여 준다.
4. 신뢰성 시험과 고장 분석. EM, 응력 이동, TDDB, 바이어스–온도 스트레스처럼 수명을 앞당겨 보는 시험이다(7장). 가장 늦게 드러나지만, 여러 고리를 이은 구조를 쓰면 0.001%보다 낮은 백분위의 고장까지 볼 수 있다. 고장 자리는 FIB(Focused Ion Beam, 이온빔으로 원하는 자리를 잘라 단면을 내는 장비), TEM(투과 전자 현미경), EDX(Energy Dispersive X-ray spectroscopy, 원소 분석) 같은 분석으로 확정한다.

층마다 볼 수 있는 고장이 다르다. 아래 EXPLORE에서 고장을 바꿔 가며 원인이 어디에 있고, 어느 층이 처음 확실히 잡고, 증상이 어디서 드러나는지 보자. 줄을 누르면 그 층이 이 고장에서 무엇을 보고 무엇을 놓치는지 나온다.

표시의 근거: 프로파일 측정 계획, 패드와 배열의 두께와 잔류물(특허), TXRF 지도(장비사 자료), 리뷰 SEM과 분류, Voltage contrast, Comb·Serpentine, Seam과 EM, 광부식(특허)와 W 플러그 부식, Volcano의 자리(특허), 불소 공격, NiSi₂ Spike(특허), 뒷면 Cu, EM 초기 불량.

채움과 Barrier: 단면을 잘라야 보이는 결함

도금으로 좁은 홈을 채우는 원리는 4장에서 보았다. 진단의 눈으로 다시 정리하면, 채움의 모양이 Void의 자리를 정한다. 홈의 모든 면에서 같은 두께로 자라는 Conformal 도금은 양쪽 벽에서 자란 Cu가 가운데에서 만나 Seam(이음매, 양쪽에서 자란 막이 만난 경계)을 남기고, 입구가 안쪽보다 좁은 형상이면 Void를 남긴다. 안쪽보다 입구에서 더 빨리 자라는 Subconformal 도금은 벽이 곧아도 Void를 남긴다. 형상 안의 Cu²⁺가 고갈되어 농도 과전압이 커지고, 전류가 더 쉽게 닿는 바깥으로 몰리기 때문이다. 첨가제가 바닥을 더 빨리 자라게 하는 Superfill은 Void와 Seam 없이 채운다.

이 차이는 도금을 도중에 멈춘 부분 채움(Partial fill) 시료의 단면에서 바로 보인다. Mikkola 등은 시간을 나눈 부분 채움 단면 SEM으로 Conformal 채움과 아래에서 위로 채우는 방식을 구분했다. 폭이 0.25 µm보다 좁고 종횡비가 4.0인 형상을 Conformal로 채우면 가운데에 Seam Void가 생겼고, 이것이 이른 EM 고장으로 이어질 수 있었다. 아래에서 위로 채운 형상에는 Void가 없었다. 도금 Seam은 EM에서 원자가 빨리 움직이는 길이기도 하다. 다마신 Cu 배선의 EM 시험을 해석한 한 연구는 결정립계보다 계면과 도금 Seam을 따른 확산이 고장에 더 큰 역할을 한다고 결론지었다.

Seed도 Void를 만든다(3장). IBM의 특허에 기술된 내용에 따르면, Seed가 너무 얇으면 Cu가 알갱이(Globule)로 뭉쳐 그 사이 옆벽에 Seed가 없는 자리가 생기고, 거기서는 도금이 시작되지 않아 옆벽 Void가 남는다. 반대로 PVD Seed가 옆벽 위쪽에 Overhang(입구 쪽으로 튀어나온 처마)을 만들면 입구가 좁아져, 도금 중 입구가 먼저 막히면서 위쪽 가운데에 Void가 남기 쉽다(특허). 문제는 이런 Seed를 평평한 모니터 웨이퍼로는 보기 어렵다는 점이다. Broadbent 등은 실제 패턴 기판에서 Seed 저항을 재는 방법을 보였다. 패턴 밀도가 낮은 기판에서도 PVD Seed는 평평한 막보다 저항이 24~78% 컸고 CVD Seed는 11% 컸다. 종횡비 2:1 트렌치에서 계산한 CVD Seed의 저항은 이온화 PVD보다 5배 낮았다.

패턴과 도금액도 원인 후보다. 부분 채움 실험에서 외딴 트렌치와 조밀한 트렌치 무리의 가장자리는 아래에서 위로 채우는 속도가 느렸고, 억제제가 크게 고갈되는 조밀한 무리는 더 빨리 채워졌다. 같은 칩 안에서도 자리마다 채움이 다를 수 있다는 뜻이다. 도금액의 억제제나 평탄제가 너무 많거나 적어도 채움이 실패해 폐기가 늘 수 있다. 간접 측정인 CVS(순환 전압 전류 벗김법)는 첨가제와 그 분해 부산물의 효과를 합쳐서만 보므로, 성분과 부산물을 따로 재려면 HPLC나 이온 크로마토그래피가 필요하다. Seed를 쌓은 뒤 도금까지 기다리는 시간도 관리 대상이다. IBM의 다른 특허는 이 Q-time(Queue time, 두 공정 사이의 대기 시간) 동안 Seed가 산화·응집·부식된다고 적었다. 몇 시간까지 괜찮은지는 적지 않았다(특허).

아래 ANIMATION에서 다섯 가지 채움 방식을 바꿔 가며 도금이 진행되는 모습을 보자. Cu는 시간 띠마다 진하기를 달리해 그렸으므로, 띠의 경계가 곧 부분 채움 단면에서 보이는 성장 전선이다.

근거: Conformal → Seam, Subconformal → Void, Superfill, 부분 채움 단면과 가운데 Seam Void, 알갱이로 뭉친 불연속 Seed의 옆벽 Void와 Overhang의 막힘(특허).

단면에 남은 Void의 자리를 원인과 짝지으면 다음과 같다. 가운데 세로 Seam이면 Conformal 채움을, 입구 아래 가운데의 긴 Void면 Overhang에 의한 입구 막힘이나 Subconformal 채움을, 아래 옆벽과 바닥 모서리의 작은 Void면 불연속 Seed를 먼저 의심한다. 이 짝짓기는 위 문헌들을 종합한 이 책의 해석이다. 가설을 가르는 데이터는 셋이다. 시간을 나눈 부분 채움 단면은 성장 전선의 모양을 보여 주고, 패턴 기판에서 잰 Seed 저항이 평평한 모니터보다 크게 높으면 Seed 피복을 의심하며, 도금액 분석이 관리 범위를 벗어났다면 첨가제를 본다. 확인은 고장 난 자리의 단면 TEM·SEM과, 원인을 고친 뒤의 EM 재시험으로 한다.

Barrier 불량: Cu가 새어 나갈 때

Barrier가 뚫리면 문제가 배선 밖으로 번진다. Cu는 Si 속에서 매우 빨리 확산하고 깊은 준위의 억셉터로 작용해 소수 운반자 수명을 줄이므로, 접합 누설이 늘고 DRAM의 데이터 유지 시간이 짧아진다. Cu는 SiO₂ 속으로도, 특히 전압이 걸리면 확산한다. 그래서 Cu는 Ta·TaN 같은 금속 Barrier와 SiN·SiC 같은 절연 Barrier로 사방을 감싼다. 이웃 배선 사이의 전기장은 Cu 확산을 크게 키우고, Barrier가 얇아질수록 가두기가 어려워진다.

Cu가 절연막으로 새는지는 전기로 잰다. 대표적인 방법이 BTS(Bias-Temperature Stress, 바이어스–온도 스트레스)다. Cu 게이트 MOS 커패시터를 데우면서 전압을 걸고, C–V 곡선이 얼마나 움직이는지로 절연막에 들어간 Cu 이온의 양을 잰다. Loke 등은 1.0 MV/cm·100 °C에서 10년 뒤 예상 누적량이 PECVD 산화막에서 2.7×10¹³ ions/cm², PECVD 산질화막에서 2.3×10¹⁰ ions/cm²라고 보고했다. 계산하면 약 1,200배 차이다. 얇은 질화막 덮개가 low-k 고분자 속의 Cu⁺ 표류를 막는다는 결과도 있다. 배선 사이 누설이 늘었을 때 원인이 Cu인지 다른 것인지 가르는 데도 전기 측정을 쓴다. 삼각파 전압 훑기(TVS)에서 Cu 이온과 수분에서 온 양성자는 서로 다른 특징을 보인다. 물질 분석으로는, Cu가 TiN의 결함과 결정립계를 지나 Si 계면에 Cu₃Si를 만든 것을 XRD, 4탐침, SEM, EDX, 원자 탐침 단층 촬영으로 확인한 연구가 있다.

누설이나 정전 용량이 늘었다고 늘 Barrier 탓은 아니다. 다공성 low-k는 플라즈마 세정에서 –CH₃ 기를 잃은 자리가 습한 공기의 물을 붙잡아 유전 상수가 오른다. 한 계산 연구에서 k는 Ar/O₂ 세정 뒤 2.55에서 약 5.5로, He/H₂ 세정 뒤 약 3.5로 올랐고, 붙은 물의 약 절반은 약한 가열로 빠지는 물리 흡착이었다. 그러니 구운 뒤 다시 재어 값이 일부 돌아오면 수분을, 전혀 돌아오지 않으면 다른 원인을 함께 의심할 수 있다(이 계산 결과에서 나온 해석).

CMP 결함과 부식: 모양과 자리가 원인을 말한다

CMP가 남기는 이상의 첫째는 두께다. 5장에서 본 대로 Dishing은 주로 선폭을, Erosion은 패턴 밀도와 간격을 따른다. 다마신 배선의 최종 두께는 Erosion과, 넓은 배선에서는 Dishing으로 줄고, 그만큼 저항이 오르며 패턴에 따라 위치마다 R과 C가 달라진다. Cu 패드의 Dishing과 배열의 Erosion은 다음 금속 층에 잔류물을 남길 수도 있다(특허). 그래서 증상은 "같은 폭인데 조밀한 배열 속 배선만 저항이 높다"거나 "다음 층의 결함이 배열과 패드 위에 몰린다"는 모습이 된다.

둘째는 표면 결함이다. Cu는 무르고 쉽게 부식되어 긁힘과 입자 박힘에 약하다. 기계적 작용이 지나치면 긁힘과 불균일이, 화학적 작용이 지나치면 Overpolish 때 큰 높낮이가 생기고, 세정은 슬러리와 Cu²⁺를 함께 지워야 한다. W 콘택 CMP 뒤에 남은 금속 조각(Flake)과 금속 막은 콘택 사이의 누설 경로가 된다. 결함이 생긴 자리와 보이는 자리가 다를 때도 있다. 콘택 TiN 증착 뒤에 잡힌 입자의 상당수가 사실은 산화막 CMP 스크럽 뒤 웨이퍼 가장자리에 남은 슬러리에서 왔는데, 스크럽 직후에는 표면에 보이지 않다가 뒤 공정에서 표면으로 옮겨 왔다. Cu CMP 세정 뒤의 방사형 "줄무늬" 결함은 광학 검사에 보이지 않았지만, 비가시 결함 검사의 맵을 다음 층의 광학 결함 맵과 겹쳐 보니 수율 결함의 진짜 원인이었다. 층과 층의 맵을 겹쳐 보는 것이 출처를 찾는 기본 도구다.

결함이 웨이퍼의 어디에, 그리고 다이 안의 어디에 있는지가 원인을 좁힌다. 아래 SIMULATOR에서 결함의 출처 네 가지를 섞어 보자. 웨이퍼 맵만 보면 비슷해 보이는 무늬가, 모든 다이를 한 장에 겹친 다이 지도에서는 갈린다.

근거: Volcano가 작은 콘택보다 Scribe line·Seal ring·Bonding pad에서 자주 관찰됨(특허), 스퍼터 TiN이 웨이퍼 가장자리에서 가장 약함(특허), 웨이퍼 가장자리의 잔류 슬러리에서 온 입자, 패드의 Dishing과 배열의 Erosion이 다음 층에 남기는 잔류물(특허).

부식: 갈바닉, 빛, 틈

CMP의 마지막 단계에서는 Cu와 Barrier 금속을 함께 연마하므로 슬러리 속에서 갈바닉 부식(Galvanic corrosion)이 생길 수 있다. 진단에서 더 까다로운 것은 빛이 일으키는 광부식(Photo-corrosion)이다. IBM의 특허에 기술된 사례에서, 금속 배선만 있는 CMP 시험 웨이퍼에서는 문제가 없었는데 회로가 있는 웨이퍼에서는 브러시 세정과 헹굼 뒤 국부적인 금속 용해와 Open이 나타났다. 이전에는 충분했던 BTA가 있는데도 일어났다. 특허의 설명은 이렇다. 빛을 받은 p–n 접합은 광기전력 효과로 작은 전지가 되고, 표면에 슬러리나 물 같은 전해질 막이 있으면 접합 양쪽에 이어진 금속이 양극과 음극이 되어 양극 쪽 금속이 녹는다. Si에서 이런 일이 생기려면 빛 에너지가 띠틈 약 1.12 eV 이상, 곧 파장이 약 1.1 µm 이하여야 한다. 그래서 특허는 장비를 어둡게 가리거나 약 1.1 µm보다 긴 파장의 빛만 쓰는 것, 그리고 산화·환원 반응을 억제하는 첨가제를 대책으로 제안한다(특허). 학술지에도 같은 현상이 있다. 묽은 HF로 Post-CMP 세정을 할 때 패턴 웨이퍼에서 Cu 석출과 그에 따른 Cu 식각이 나타났고, 묽은 HF에 BTA나 크로톤산을 넣거나 세정 중 빛을 없애면 사라졌다. W 플러그에서도 같은 일이 보고되었다. W CMP 뒤 세정을 기다리며 물 탱크에 둔 웨이퍼에서 빛이 일으킨 W 플러그 부식이 나타났고, 이를 KLA 검사, Q-time split, 레이아웃 추적, SEM/FIB, 전기 측정으로 확인했다. 관리 한계를 벗어난 로트의 신뢰성 시험에서는 Q-time이 넘친 경우 W 플러그 부식 고장이 나왔다. 노란 조명은 허용 Q-time을 늘렸지만 문제를 완전히 없애지는 못했다.

근거: 시험 웨이퍼와 회로 웨이퍼의 차이, 이전에 충분했던 BTA, 광기전력과 전해질 막, 띠틈 1.12 eV와 1.1 µm, 어둡게 가리기·긴 파장·억제제(특허), 묽은 HF 세정의 광부식과 BTA·크로톤산·빛 차단, Q-time과 노란 조명.

부식은 절연막 수명으로도 번진다. Cu/SiOC 배선에서 거친 Cu 표면 부식은 TDDB 수명에 영향이 거의 없었지만, 배선 가장자리의 틈 부식(Crevice corrosion)은 TDDB를 떨어뜨렸다. BTA가 없는 Barrier 슬러리를 쓸 때는 Post-CMP 세정액의 종류가 TDDB 수명을 바꾸었으므로, 슬러리와 세정액은 함께 골라야 한다.

Queue time: 숫자로 확인된 것과 아닌 것

CMP 뒤 몇 시간 안에 다음 막을 덮어야 할까? 이 책은 공개 자료에서 시간 단위의 한계를 확인하지 못했다. 확인된 숫자는 이것이다. Noguchi 등은 CMP 뒤 대기 시간에 따른 TDDB 수명을 비교했는데, 묽은 HF로 세정한 경우는 10일까지, 유기산으로 세정한 경우는 4일까지 수명이 비슷했다. 같은 연구에서 PVA 브러시 세정의 세기가 웨이퍼 가운데 칩에 몰려 Cu 배선이 깎였고, 외딴 배선이 조밀한 배선보다 깊게 식각되었다. W 플러그 사례는 Q-time이 넘친 로트에서 고장이 나왔다고 했지만 초록에 시간은 없다. Seed와 도금 사이의 Q-time도 특허는 짧아야 한다고만 적는다. 그러니 대기 시간의 한계는 외워 둘 숫자가 아니라, 세정액과 공정이 바뀔 때마다 TDDB 시험과 Q-time split으로 다시 정해야 하는 값이다(위 결과들에서 나온 해석).

콘택과 Via: 저항, 분화구, 누설, 뒷면

Via 저항이 높다: 바닥에서 무슨 일이

W로 채우는 콘택과 Via에서 TiN은 Ti 접착층과 산화막을 CVD 부산물의 공격에서 지킨다. W는 425~450 °C에서 WF₆를 SiH₄로 환원해 채우며, 종횡비 3:1이 넘는 W Via를 Void 없이 채우는 것이 일상이었다(6장). 그런데 TiN이 제 역할을 못 하면 어떻게 될까. Schulze 등은 종횡비 3:1의 큰 W Via에서 스퍼터 TiN과 CVD TiN 라이너를 비교했다. STEM, EDX, TOF-SIMS로 보니 WF₆ 기반 W CVD 동안 불소가 질 나쁜 PVD TiN을 지나 아래 Ti와 Al과 반응해 저항이 큰 화합물을 만들었다. 40 nm PVD TiN을 더 얇은 CVD TiN으로 바꾸자 Via 저항이 크게 줄었고 웨이퍼와 로트 안의 편차도 아주 작아졌다. 증상의 모양이 실마리다. 저항이 높기만 한 것이 아니라 웨이퍼와 로트마다 크게 흩어진다면, Via마다 달라지는 무언가, 여기서는 TiN의 국소적인 막질과 피복을 의심할 수 있다(해석).

Barrier의 선택은 Cu Via 저항에도 직접 나타난다. Ta가 많은 PVD TaN의 비저항은 약 240 µΩ·cm, ALD TaN은 약 5000 µΩ·cm였는데도, PVD TaN을 ALD TaN으로 바꿀수록 Via 저항이 줄었고 3 nm TaN에서 ALD가 약 28% 낮았다. 막 하나의 비저항만 보고 원인을 단정하면 안 된다는 예다. Via가 아래 배선에서 어긋나는 것도 원인 후보다. 이중 다마신에서 어긋남은 Via가 일부만 걸치는 Partial via를 만들 수 있다. 어긋남이 큰 Via chain에서는 식각이 아래 절연막까지 뚫려 비고 끊긴 Via 바닥과 잘 지워지지 않는 잔류물이 TDDB 초기 불량을 일으켰고, 여러 단계의 식각 후 습식 세정으로 개선되었다.

Volcano: 분화구가 어디에 모이나

6장에서 본 Volcano(W 막을 뚫고 생긴 분화구 모양 결함)를 진단 쪽에서 다시 보자. TSMC의 특허들에 기술된 메커니즘은 이렇다. W CVD의 WF₆가 TiN의 틈이나 얇은 곳을 지나 아래 Ti와 만나 불화 Ti를 만든다. 한 특허는 반응을 2Ti + WF₆ → W + 2TiF₃로 적고, TiF₃가 붙지 않는 층이라 W나 TiN이 벗겨진다고 설명한다. 다른 특허는 TiF_x가 금속화 중 분출해 분화구 모양 결함을 남긴다고 적는다. 생성물을 적는 방식은 특허마다 다르다. 진단에 쓸모 있는 것은 "어디에 모이는가"다. 압축 응력으로 날카로운 모서리의 TiN에 틈이 잘 생기므로 Volcano는 작은 콘택 영역보다 Scribe line, Seal ring, Bonding pad에서 자주 관찰되었다. 스퍼터 TiN은 웨이퍼 가장자리에서 단차 피복과 막질이 가장 나빠 가장자리도 약한 곳이다. 650 °C까지 오르는 RTA처럼 높은 온도에서는 단차 피복이 나쁜 Via 플러그의 모서리와 어깨에서 쉽게 나타났다. 대책도 특허마다 다르다. TiN 위의 인장 응력 완충층, 질소 분위기 열처리와 비정질 Si 캡, Ti/TiN의 현장 N₂ 플라즈마 처리가 있다. 모두 특허에 기술된 메커니즘과 해법이다.

실리사이드 Spike: Weibull 그림의 모양을 읽는다

접합 누설이 늘었을 때는 Weibull 그림의 모양이 원인을 가른다. Weibull 그림은 누설을 가로축(로그)에, 그 값 이하인 접합의 비율 F를 ln(−ln(1 − F))로 바꿔 세로축에 놓은 그림이다. Toshiba의 특허는 450 °C에서 30 nm NiSi를 만들고 500 °C에서 더 열처리한 1×1 mm² 접합 312개의 누설을 이 그림으로 비교했다. Si(100)과 (110) 기판에서는 기판으로 확산한 Ni가 작은 gap state를 많이 만들어 모든 접합의 누설이 예외 없이 고르게 늘었고, 그림은 거의 수직인 채로 오른쪽으로 움직였다. Si(111) 기판에서는 그림이 가운데에서 꺾였다. 대부분은 수직선에 남고 몇 개만 크게 새는 "무작위적이고 치명적인" 누설이었고, 접합이 얕을수록 위쪽 꼬리가 길어졌다. 역바이어스를 건 Emission microscopy(발광 현미경, 누설 전류가 몰린 자리에서 나오는 빛으로 위치를 찾는 분석)는 고립된 발광점을 찾았고, 그 자리의 단면 TEM은 기판으로 튀어나온 실리사이드를, EDX는 그것이 NiSi₂임을 보여 주었다. Si{111}에서는 NiSi가 NiSi₂로 바뀌는 전이가 500 °C에서도 일어난다. 특허는 Si{111} 위 NiSi에 TiN을 바로 쌓은 곳에서는 Spike에 의한 표면 변형이 전혀 보이지 않았다고 적는다(특허). 실리사이드 자체는 6장에서 다루었다.

근거: 312개 접합의 Weibull 그림, (100)·(110)의 수직 이동과 (111)의 꺾인 꼬리, 얕은 접합일수록 긴 꼬리, Emission microscopy → 단면 TEM → EDX(NiSi₂), Si{111}의 500 °C 전이, TiN을 쌓은 곳의 Spike 부재와 (100)에서의 무효과(특허).

뒷면과 베벨의 Cu

Cu는 Si 기판에 조금도 닿으면 안 된다. 이 요구가 웨이퍼 취급과 장비 설계까지 바꾸었다. 그런데 오염은 앞면이 아니라 뒷면과 가장자리로 들어오기도 한다. Hozawa 등은 후공정의 뒷면 Cu 오염이 소자에 주는 영향을 400 °C에서의 Cu 확산으로 설명했다. Si로 들어온 Cu는 두꺼운 앞면 SiO₂로는 확산하지 못하고, 열처리 뒤 SiO₂/Si 계면 근처 Si 안에 머문다. 그래서 TZDB, 계면 준위 D_it, 평탄대 전압 V_fb는 변하지 않았지만 TDDB 수명은 줄었고, 불순물 보상 때문에 단채널 효과가 크게 강해졌다. 흔히 보는 지표는 멀쩡한데 특정 지표만 나빠지는 이 모양 자체가 단서다.

Cu가 어디서 오는지는 Chou 등이 이중 다마신 흐름을 단계마다 따라가며 찾았다. PVD 장비의 Shield ring은 Exclusion zone(가장자리의 소자를 만들지 않는 띠)과 베벨을 잘 막지 못했다. 유전체 식각 뒤 세정 용매에 Cu가 녹아 쌓였다가 웨이퍼에 다시 붙을 수 있었다. 거친 뒷면은 매끈한 앞면보다 Cu를 잘 붙잡았고, 뒷면에 SiO₂가 없으면 CMP 뒤 묽은 HF 세정으로도 뒷면 Cu가 지워지지 않았다. 해법은 HF:HNO₃:H₂SO₄:H₃PO₄ = 0.5:3:1:0.5 식각액의 매엽 회전 식각이었고, 10초 만에 뒷면·베벨·2 mm Exclusion zone의 Cu를 모두 지웠다. 도금 장비 쪽 특허도 도금 뒤 가장자리에 남은 PVD 금속이 벗겨져 파티클이 되고, 가장자리를 덮는 절연 Barrier가 얇고 고르지 않아 금속이 절연막으로 옮겨 갈 수 있으며, 이는 금속이 Cu일 때 특히 중요하다고 적는다(특허). 가장자리·베벨·뒷면의 금속은 습식 세정에서 앞면으로 퍼질 수도 있다.

감시는 TXRF로 한다. TXRF는 측정 위치를 바꿔 가며 웨이퍼 전체의 오염 분포를 지도로 그릴 수 있고, 라인 가동 초기와 장비 정비 전후의 평가에 쓰인다. 같은 장비사 자료는 CIS·DRAM·Flash처럼 금속 오염에 민감한 소자는 1×10⁹ atoms/cm² 이하로, 논리 소자는 대략 1×10¹⁰ atoms/cm²를 상한으로 관리한다고 적는다(장비사 서술). 가장자리와 베벨은 따로 재야 한다.

신뢰성 불량 읽기: 분포, 트레이스, 사슬

EM 시험의 결과는 고장 시간의 로그 정규 분포로 정리한다(7장). 진단에서 먼저 볼 것은 분포의 모양이다. Ogawa 등은 같은 배선 단위를 N = 1, 10, 50, 100개 직렬로 이은 사슬과 가장 약한 고리 통계로 Cu/산화막 이중 다마신 배선 약 10,000개를 325~400 °C, 1~2 MA/cm²에서 시험해, 두 고장 모드를 통계로 처음 보였다. 약한 모드는 Via 안의 Void, 강한 모드는 트렌치의 Void였다. 약한 모드의 활성화 에너지는 약 1 eV로, Cu와 Ta Barrier 계면을 따른 확산과 맞았다. 이렇게 두 무리가 섞여 그림이 꺾이는 분포를 이봉 분포(Bimodal distribution)라 하고, 약한 무리의 이른 고장을 Early failure(초기 불량)라 부른다.

왜 사슬일까. 사슬은 고리 하나만 끊어져도 끊어진다. 고리 하나의 누적 불량률이 F₁(t)이면 N개를 이은 사슬의 누적 불량률은 아래 식이 된다.

Via 가운데 0.1%만 일찍 죽는 약한 Via라고 하자. 계산하면 사슬에서 그 약한 Via를 하나 이상 품어 일찍 고장 나는 비율은 아래 표와 같다. Via 하나씩 시험하면 1,000개를 시험해야 하나 보일까 말까 한 약점이, 100고리 사슬 몇십 개면 분명히 드러난다.

TSMC의 Lee와 Oates는 같은 Via 단위를 10~2400개 이은 사슬로 0.001%보다 낮은 백분위까지 고장 분포를 쟀다. 아래층에서 위층으로 전자가 흐르는 방향의 단일 Via 초기 불량 수준이 약 2%라 여러 고리 없이 정확히 보기 어렵다고 적었고, 이중 다마신 Cu Via에서 초기 불량 분포는 흔하므로 여러 고리 구조가 꼭 필요하다고 결론지었다. 반대로 표본이 작으면 가짜 이봉 분포가 보일 수도 있다. 50고리 사슬 11개에서 이봉처럼 보였던 분포가, 고장 분석으로는 모두 같은 Slit Void였고 표본을 늘리자 넓은 단일 분포가 되었다. "이봉으로 보인다"는 것만으로 두 원인을 단정하지 말고 표본 수와 고장 자리 분석을 함께 보자.

둘째로 볼 것은 저항 트레이스, 곧 시험 중 저항이 시간에 따라 오르는 모양이다. Lee와 Oates에 따르면, 위층에서 아래층으로 전자가 흐르는 Down-stream(V1M1) 구조에서 저항은 갑자기 크게 뛰거나 점차 단조롭게 오른다. 점진 증가는 Via 아래에서 줄 쪽으로 비켜난 Void나 줄 속 Void에서 생기는데, 트렌치 라이너(Barrier)가 전기 경로를 이어 주기 때문이다. 급격한 증가는 Via 바로 아래의 좁은 틈(Slit) 모양 Void에서만 생긴다. 이 구조에서는 Via가 줄보다 좁아 라이너가 Via를 우회시켜 주지 못한다. 단일 Via 실험에서 로그 정규 σ는 점진 모드가 약 0.4, 급격 모드가 약 0.8이었고, 넓게 퍼진 급격 모드가 낮은 백분위, 곧 실제 신뢰성을 지배했다. 같은 전류 밀도에서 줄 폭이 3 w_min인 구조는 w_min보다 고장 시간이 약 2배 짧았다. 아래층에서 위층으로 흐르는 Up-stream(V1M2)에서는 점진 증가만 있었다. Via 안의 Void는 공정에 따라 달라 Via Barrier와 세정·식각 최적화로 억제할 수 있지만, 생기면 줄 속 Void보다 고장 시간이 한 자릿수 짧을 수 있다.

σ의 차이는 숫자로 보면 크다. 로그 정규 분포에서 p 백분위의 고장 시간은 t_p = t₅₀·exp(z_p·σ)이고 0.1%에서 z ≈ −3.09다. 계산하면 같은 t₅₀이라도 0.1% 고장 시간은 σ = 0.4에서 t₅₀의 약 0.29배, σ = 0.8에서 약 0.084배다. 줄 속 Void는 라이너가 우회시키므로 저항이 Void 길이를 따라 오른다. 길이 L_v인 Void가 단면 전체를 끊었을 때의 저항 증가는 평행 저항으로 어림할 수 있다(원리에서 나온 근사, 원래 배선에서 Barrier가 나르는 전류는 무시했다).

이 효과가 고장 기준을 흔든다. 이전 노드의 Cu 배선은 관례적 고장 기준인 ΔR/R₀ = 20%를 한 번에 넘는 급격한 증가를 보였다. 그런데 65 nm에서는 20%보다 작은 첫 계단(R-step, Void가 단면을 가로지름) 뒤에 기울기(R-slope, Void가 길이 방향으로 자람)가 이어졌다. 덜 줄어든 Barrier가 우회 전류를 더 많이 나르기 때문이다. Lee 등은 기울기 구간에서 얻은 활성화 에너지와 전류 지수가 첫 계단 시점에서 얻은 값과 잘 맞음을 보이고, 첫 계단 시점을 고장 기준으로 삼자고 제안했다. 한편 0.28 µm 이중 다마신 배선이 2% 저항 변화 기준에서도 갑작스러운 고장을 보인 결과도 있다. Via 바닥 Barrier가 온전하지 않으면 표준 고장과 다른 유형("long runner")이 주로 Up-stream에서 나타났고, 특수 시험 구조에서 다른 저항 거동으로 알아볼 수 있었다.

근거: 급격 증가는 Via 바로 아래 Slit Void에서만, 점진 증가는 라이너가 우회시키는 Void에서, σ 약 0.4와 약 0.8, 배선 길이 250 µm, 고장 기준은 처음 저항이 뛰는 시점, 20%보다 작은 첫 계단과 기울기, 첫 계단 기준의 제안, PVD TaN 비저항.

응력 이동: 전류 없이 오른 저항

전류를 흘리지 않고 굽기만 했는데 Via chain 저항이 올랐다면 EM이 아니라 응력 이동(SM)을 먼저 의심한다(7장). Ogawa 등은 넓은 Cu 배선에 이어진 Via 아래에 Void가 생기고, Void 생성 속도가 약 190 °C에서 가장 빠르며, 주로 넓은 배선에 이어진 Via의 문제라는 것을 보였다. 시험은 Via chain을 굽고 저항이 5~10% 오르면 고장으로 보며, 225 °C에서 1000시간 같은 조건이 예로 쓰이고, 넓은 배선일수록 불리하다. 가설을 가르는 데이터는 온도 의존성과 배선 폭이다. 넓은 배선 위 Via에서만, 중간 온도에서 가장 많이 고장 난다면 SM일 가능성이 크다(해석).

사건 파일: 증상에서 원인으로

이제 앞 절의 메커니즘을 사건으로 풀어 보자. 여덟 사건은 모두 공개된 논문, 학회 초록, 특허가 보고한 사례나 메커니즘을 바탕으로 만들었다. 각 사건의 그래프는 학습용으로 재구성한 데이터다. 문헌의 그림을 옮긴 것이 아니라 문헌이 보고한 현상을 바탕으로 경향을 그렸고, 설명에 나오는 숫자만 문헌 값이다(사건 8의 바뀐 그래프는 문헌 값이다). 주로 특허에 바탕을 둔 사건(2, 3)과 특허를 함께 쓴 사건(1, 4, 7, 8)의 해당 부분은 특허에 기술된 사례나 메커니즘이지 측정된 Fab 데이터가 아니다. 먼저 가장 그럴듯한 원인을 고르고, 맞히면 원인을 확정할 다음 데이터를 고른다. 틀리면 왜 아닌지 힌트가 나오니 다시 고르면 된다. 두 단계를 모두 맞히면 근거의 설명이 나오고 확인 데이터가 그래프에 더해진다.

여덟 사건을 나란히 놓으면 실마리의 모양이 보인다. 아래는 사례들을 묶어 이 책이 뽑은 경험칙이다. 문헌이 이런 형태로 정리한 것은 아니므로 결론이 아니라 가설을 세우는 출발점으로만 쓰자.

• 시험 웨이퍼에는 없고 제품에서만, 빛과 대기 시간을 따라간다 → 광부식. (사건 1)
• 웨이퍼 가장자리와 다이의 패드·Seal ring·Scribe line에 몰린다 → TiN이 약한 곳의 Volcano. (사건 2)
• Weibull 그림이 꺾여 몇 개만 크게 샌다 → 국소 Spike. 그림 전체가 수직인 채로 움직이면 고른 확산. (사건 3)
• 흔한 지표는 그대로이고 특정 지표만 나빠지며 앞면은 깨끗하다 → 뒷면·베벨 오염. (사건 4)
• 저항이 높으면서 웨이퍼·로트마다 크게 흩어진다 → Via마다 다른 Barrier 막질과 피복. (사건 5)
• 사슬이 길수록 이른 고장이 늘고 분포가 꺾인다 → 드문 약한 고리. (사건 6)
• 같은 폭인데 패턴 밀도를 따라간다 → Erosion. (사건 7)
• 평평한 모니터는 정상인데 패턴 속만 이상하다 → Seed 피복과 패턴에 따른 채움. 측정도 패턴 위에서 해야 한다. (사건 8)

예방과 관리: 이상을 앞 층에서 잡기

원인을 찾았다면 다음 질문은 "다음에는 더 일찍, 더 앞 층에서 잡히게 하려면?"이다. 공개 자료에 나온 대책을 고장별로 모으면 아래 표가 된다. 1절의 네 층에서 뒤에서야 보이던 고장을 앞으로 끌어올리는 일이라고 생각하면 된다.

관리도와 Run-to-Run

측정값 감시의 기본 도구는 관리도다. 관리 상태의 평균에 중심선을, 보통 3σ 자리에 관리 한계를 두고, 한계 안이라도 비무작위 패턴(예: 30점 가운데 25점이 중심선 한쪽)이 신호가 될 수 있다. CMP는 소모품 때문에 저절로 움직이는 공정이다. 다이아몬드의 돌출 높이와 모양이 고르지 않은 컨디셔너는 시험 기간 동안 패드 절삭 속도와 웨이퍼 제거 속도가 크게 떨어졌고, 다이아몬드가 닳거나 깨지고 빠지기도 했다. 이런 드리프트는 로트마다 레시피를 고치는 Run-to-Run 제어(R2R, 앞 로트의 측정으로 다음 로트의 레시피를 고치는 제어)로 보상한다. Boning 등은 9점 두께로 만든 회귀 모델과 EWMA 갱신으로 제거 속도의 큰 드리프트를 보상했고, 같은 모델이 장비 두 대 이상에서 몇 달 동안 통했다. 관리도는 "이상하다"를, R2R은 "얼마나 고칠지"를, 고장 분석은 "왜"를 답한다. 셋은 서로를 대신하지 못한다(해석).