박막 증착이 하는 일

칩은 막을 쌓고 깎는 일의 반복

칩을 세로로 잘라 단면을 보면 실리콘 표면 근처에 트랜지스터가 있고, 그 위로 절연막과 금속 배선이 층층이 올라가 있다. Intel이 2004년에 발표한 90 nm 로직 기술은 트랜지스터 위에 구리 배선 7층을 올렸고, IBM이 만든 구리 배선 구조의 단면 사진에도 배선 6층이 보인다. 이 층들은 한 번에 생기지 않는다. 층 하나를 만드는 데에도 네 가지 일이 차례로 들어간다.

• 증착: 웨이퍼 전체에 원하는 재료의 막을 쌓는다. 이 책의 주제다.
• 노광: 빛에 반응하는 감광막(PR, Photoresist)을 바르고, 마스크의 무늬를 빛으로 옮긴 뒤 현상한다. 현장에서는 Lithography(사진 공정) 또는 줄여서 포토라고 부른다.
• 식각: 감광막이 덮지 않은 곳의 막을 깎아 낸다. 일이 끝난 감광막은 벗겨 낸다. 현장 용어로 Etch(식각)다.
• 평탄화: 울퉁불퉁해진 윗면을 갈아 평평하게 만든다. 화학 반응과 기계적 연마를 함께 쓰므로 CMP(Chemical Mechanical Polishing, 화학 기계 연마)라 부른다.

MIT의 공정 강의는 트랜지스터를 다 만든 뒤 첫 배선층까지 가는 길을 "절연막 증착 → 평탄화 → 노광과 산화막 식각 → TiN Liner와 W Plug 증착 → 평탄화 → Al 증착과 패턴"으로 그린다. 트랜지스터 사이를 전기적으로 가르는 STI(Shallow Trench Isolation, 얕은 트렌치 소자 분리)도 마찬가지다. 얇은 산화막을 키우고 질화막을 쌓은 뒤 홈을 파고, 홈 벽에 얇은 산화막을 키우고, 고밀도 플라즈마로 산화막을 쌓아 홈을 메우고, CMP로 깎고, 막을 치밀하게 한 뒤, 뜨거운 인산으로 질화막을 벗긴다. 쌓고, 그리고, 깎는 순서가 층마다 되풀이된다. 아래 애니메이션에서 그 순서를 한 단계씩 따라가 보자.

근거: 알루미늄 흐름의 단계 순서, 구리 Damascene의 순서(장벽막·Seed → 도금 → CMP).

「구리 Damascene」 흐름은 왜 순서가 거꾸로일까. 알루미늄은 웨이퍼 전체에 스퍼터로 쌓은 뒤 반응성 이온 식각(RIE)으로 무늬를 냈는데, 구리에는 그런 조합이 없었다. IBM은 절연막에 홈을 먼저 파고, 구리가 절연막으로 새어 들지 않게 막는 장벽막과 얇은 구리 Seed 층을 스퍼터 같은 방법으로 깐 뒤, 전기 도금으로 구리를 채우고, 넘친 부분을 CMP로 깎아 내는 방법으로 이 문제를 풀었다. 금속을 홈에 박아 넣는 옛 공예의 이름을 따서 Damascene(상감 방식)이라 부른다. IBM은 1997년 9월 구리 배선을 발표했고 1998년 6월부터 제품을 출하했다.

이 예에서 두 가지를 읽을 수 있다. 하나, 증착은 덮기만 하는 일이 아니라 홈을 채우는 일이기도 하다. 둘, 한 층에도 성격이 전혀 다른 증착이 여러 번 들어간다. 장벽막과 Seed는 홈의 벽과 바닥까지 얇고 고르게 덮어야 하고, 구리는 바닥부터 빈틈없이 채워야 한다. 요구가 다르면 쓰는 방법도 다르다. 이것이 다음 절의 주제다.

증착이 루프의 출발점이라는 점도 기억해 두자. 막이 얼마나 두껍게, 얼마나 고르게, 어떤 모양으로 쌓였는지가 다음 노광의 초점, 식각이 멈출 자리, 다음 막이 덮어야 할 단차를 정한다. Stanford의 강의 노트는 배선이 미세해질수록 금속층이 늘고 배선 사이의 종횡비가 커져 단차 피복 문제가 급격히 커지며, 배선이 만든 굴곡이 노광에도 문제를 일으킨다고 적는다. 그만큼 증착은 장비 시장에서도 큰 몫을 차지한다. ASM은 2025년 연차 보고서에서 증착을 웨이퍼 제조 장비(WFE) 시장의 약 24%로 잡았고, Lam Research는 W·Mo의 CVD·ALD 장비, 절연막 PECVD·ALD 장비, 구리 전기 도금 장비를 모두 증착 제품으로 묶어 내놓는다.

증착 방법의 지도

증착 방법은 이름이 많다. PVD, CVD, LPCVD, PECVD, HDP-CVD, SACVD, ALD, PEALD, 에피택시, Spin-on, 전기 도금…. 처음부터 외우려 하지 말고 네 가지 질문을 던지자. ① 웨이퍼 표면에 무엇이 날아와 닿는가. ② 막이 되는 화학 반응이 있는가, 있다면 어디서 일어나는가. ③ 그 반응의 에너지는 무엇이 주는가. ④ 재료가 얼마나 곧게 날아오고, 닿으면 얼마나 잘 붙는가.

가장 큰 갈래는 첫 두 질문이 가른다. Stanford 강의 노트의 정의에 따르면 CVD(Chemical Vapor Deposition, 화학 기상 증착)는 기체 상태 원료의 화학 반응 결과로 막이 쌓이는 방법이고, PVD(Physical Vapor Deposition, 물리 기상 증착)는 원료를 증발시켜 다른 표면에 응축시키는 것처럼 물리적 과정으로 막이 쌓이는 방법이다. 반도체 공정의 CVD는 100 °C부터 1000 °C까지, 대기압부터 mTorr까지의 조건에서 쓰이고, 반응의 에너지는 열·빛·전기(플라즈마)가 준다.

물리적으로 옮겨 쌓기: PVD

PVD는 주로 금속에 쓴다. 증발(Evaporation)은 약 5×10⁻⁷ Torr의 고진공에서 원료를 가열해 날려 보내는데, 날아가는 원자가 거의 부딪히지 않아 직선으로 간다. 지금 PVD의 대부분은 스퍼터링(Sputtering)이다. 플라즈마의 이온으로 타깃을 때려 원자를 떼어 내고, 그 원자를 웨이퍼에 쌓는다. 2~10 mTorr 정도에서 하고, 웨이퍼는 대개 상온에 두며 때로 가열한다. 날아온 원자는 닿는 곳에 거의 다 붙는다. 이렇게 붙는 확률이 1에 가까우면 깊은 홈의 아래쪽까지 덮기 어렵다. 홈의 벽이 비스듬히 오는 원자를 가려 바닥 모서리에 덜 쌓이는 그림자 효과도 있다.

표면에서 반응시켜 쌓기: CVD

CVD에서는 SiH₄(실레인)나 TEOS 같은 기체 원료가 뜨거운 웨이퍼 표면에 닿아 반응하고, 고체는 막으로 남고 부산물은 기체로 빠져나간다. 원료 분자는 한 번 닿았다고 다 붙지 않는다. 붙지 않은 분자는 튀어 나가 다른 벽에 다시 닿는다. 이 붙는 확률을 부착 계수(Sticking coefficient)라 하고, 이 값이 낮을수록 분자가 여러 번 튕기며 홈 바닥까지 닿으므로 단차 피복이 좋아진다. 같은 산화막을 쌓아도 실레인의 부착 계수는 0.2~0.4, TEOS는 0.05~0.1로 보고되어 있다. 이 책 첫 화면의 트렌치 애니메이션이 바로 이 효과를 보여 준다.

CVD는 압력과 에너지원에 따라 다시 갈린다. 석영관을 통째로 데우는 LPCVD(Low-Pressure CVD, 저압 CVD)는 0.25~2 Torr, 300~900 °C에서 웨이퍼 약 100장을 한꺼번에 ±5%로 쌓는다. PECVD(Plasma-Enhanced CVD, 플라즈마 CVD)는 열 대신 플라즈마 속 전자로 원료를 쪼개 약 400 °C에서, 대개 LPCVD보다 빠르게 쌓는다. 기체가 어떻게 막이 되고 무엇이 속도를 정하는지는 2장, 웨이퍼 100장을 고르게 맞추는 법은 3장, 플라즈마는 4장에서 다룬다.

반응을 반으로 나누기: ALD

ALD(Atomic Layer Deposition, 원자층 증착)는 CVD의 한 갈래다. 원료 두 가지를 한꺼번에 넣지 않고 번갈아 넣어, 표면에서 스스로 멈추는 반응을 한 번씩 일으킨다. 한 사이클에 자라는 두께가 정해져 있으므로 두께는 사이클 수로 맞춘다. 대표 공정인 TMA/H₂O 산화알루미늄은 300 °C에서 사이클당 약 0.09 nm, 원자층 한 겹의 약 30%만큼 자란다. 대신 PVD나 CVD로 덮기 어려운 종횡비 5:1 구조도 보통 100% 단차 피복으로 덮는다. 아주 고르지만 느리다. 6장의 주제다.

결정을 이어 키우기: 에피택시

에피택시(Epitaxy)는 아래 기판의 결정 구조가 막까지 그대로 이어지도록 키우는 증착이다. 실리콘 위에 실리콘을 키우면 동종 에피, 다른 결정을 키우면 이종 에피라 한다. 기체 원료를 쓰는 기상 에피(VPE)는 CVD의 한 형태로 보통 1000 °C 근처에서 하고, 산화막에 창을 내 실리콘이 드러난 곳에만 키우는 선택 성장도 한다. 트랜지스터에서는 Source/Drain 자리에 SiGe를 에피로 키워 채널을 압축하는 데 쓰인다. 이 책은 절연막 CVD와 ALD에 집중하므로 에피는 지도에서 위치만 짚는다.

액체에서 쌓기: Spin-on과 전기 도금

기체를 쓰지 않는 방법도 있다. Spin-on(회전 도포)은 감광막을 바르듯 액체를 웨이퍼에 떨어뜨리고 돌려 펴서 굴곡을 메운 뒤, 굽고 굳혀 SiO₂로 바꾼다. 다만 이렇게 만든 SOG(Spin-on Glass) 산화막은 열산화막이나 CVD 산화막만큼 좋지 않다. 전기 도금(ECD, Electrochemical Deposition)은 앞에서 본 구리 Damascene의 주인공이다. 첨가제가 든 도금액에서는 홈의 바닥 쪽이 더 빨리 차오르는 Superfilling(바닥부터 차오르는 도금)이 일어나 Void와 이음매 없이 홈을 채울 수 있다. 금속 배선 공정은 이 시리즈의 METAL 책에서 따로 다룬다.

이제 지도를 직접 만져 보자. 아래 막대는 각 방법이 자료에 나온 온도 범위다. 웨이퍼에 이미 무엇이 있느냐에 따라 견딜 수 있는 온도의 상한이 생기는데, 그 상한을 내리면 쓸 수 있는 방법이 하나씩 사라진다. 5절에서 이 상한이 어디서 오는지 계산해 본다.

지도의 근거: PVD의 압력과 웨이퍼 온도, LPCVD·PECVD·HDP-CVD의 조건, SOG의 막질, PVD의 부착 계수, SACVD(O₃/TEOS) 300~500 °C, 250 °C PECVD 질화막, 질화막의 LPCVD·PECVD·열 ALD·PEALD 온도와 PECVD의 단차 피복, 33 °C까지 내려간 ALD, 50~500 °C의 HfO₂·ZrO₂ ALD, TMA/H₂O의 성장과 분해 온도, ALD의 단차 피복, PEALD의 컨포멀리티 저하, 폴리실리콘 LPCVD 온도, STI·PMD 갭필용 O₃/TEOS, 에피택시의 온도와 선택 성장, 전기 도금의 Superfilling.

그렇다면 고르게 덮는 ALD로 모든 막을 쌓으면 되지 않을까. 답은 시간에 있다. ALD는 한 사이클에 원료 두 번, 그 사이를 비우는 퍼지 두 번이 들어가는데, 사이클 하나에 4초가 걸린다고 놓아 보자(6장과 같은 학습용 가정). TMA/H₂O의 사이클당 0.09 nm로 10 nm를 쌓으려면 계산하면 112 사이클, 약 7.5분이다. 같은 10 nm를 분당 50 nm로 쌓는 PECVD라면 12초면 된다. 아래 시뮬레이터에서 목표 두께를 바꿔 가며 비교해 보자.

속도의 근거: TMA/H₂O ALD의 사이클당 성장, 대기압 공간 분할 ALD의 약 1 nm/s(ZnO), LPCVD 폴리실리콘 10~20 nm/min, PECVD 산화막 약 500 Å/min과 약 60 Å/min, LPCVD 배치 약 100장.

그래서 ALD는 수 nm에서 수십 nm로 얇으면서 고르게 덮어야 하는 자리, 곧 High-k 게이트 절연막이나 게이트 옆벽의 Spacer 같은 곳에 주로 쓰인다(6장 ALD가 쓰이는 자리). 속도를 올리려고 웨이퍼 여러 장을 한꺼번에 처리하거나 원료 영역을 공간으로 나눈 장비가 나온 이유도 여기에 있다(9장 배치와 단일 웨이퍼). 속도와 막질도 맞바뀐다. PECVD 산화막 연구에서 약 500 Å/min으로 빠르게 쌓은 막은 재현성이 나쁘고 성겼지만, 약 60 Å/min으로 천천히 쌓은 막은 비교적 치밀하고 재현성이 좋았다.

좋은 막의 조건

막이 쌓였다는 것만으로는 아무 일도 끝나지 않는다. 공정 엔지니어는 막 하나에 여러 숫자를 동시에 요구하고, 그 숫자들은 서로 맞바뀌는 일이 많다. 아래 그림은 이 책 전체가 다루는 여섯 가지 조건을 한 단면에 모은 것이다.

① 두께와 균일도

막 두께는 목표값에 맞아야 하고, 웨이퍼 안에서도, 웨이퍼끼리도, 날마다도 같아야 한다. 웨이퍼 안의 고른 정도는 흔히 웨이퍼의 아홉 점에서 잰 두께의 표준편차 \(s\)를 평균 \(\bar{x}\)로 나눈 값으로 나타낸다.

반응기 구조에 따라 이 숫자가 크게 달라진다. 대기압 반응기는 웨이퍼 안 두께 차가 10%를 넘기 쉬웠고, 저압 핫월 LPCVD는 웨이퍼 약 100장을 ±5%로 맞췄다. 왜 그런지는 3장 균일도를 숫자로 읽기, 두께를 빛으로 재는 법은 10장 Ellipsometry에서 본다.

② 단차 피복과 컨포멀리티

평평한 웨이퍼 위에서 고른 것과 굴곡진 구조 안에서도 고른 것은 다른 이야기다. 앞의 것을 균일하다(Uniform), 뒤의 것을 컨포멀하다(Conformal)고 구분한다. 굴곡을 얼마나 고르게 덮었는지는 홈 바닥의 두께를 윗면 두께로 나눈 단차 피복(Step coverage)으로 나타낸다. 홈 아래쪽에 곧바로 닿는 플럭스는 입구보다 작으므로 대개 입구 쪽이 두껍고, 입구의 막이 먼저 맞닿으면 안에 Void가 남는다. 좁은 틈을 메우는 법은 5장 단차 피복과 Gap Fill, 단면을 잘라 재는 법은 10장 단면과 결함에서 다룬다.

③ 조성과 불순물

같은 "질화막"이라도 무엇이 얼마나 섞였는지가 다르다. 330~350 °C 플라즈마로 만든 질화막에는 수소가 20~25 at.% 들어 있었고, 막 속 수소가 많을수록 BHF(완충 불산)에 빨리 녹았다. 그래서 식각액에 녹는 속도는 막이 얼마나 치밀한지를 보는 간편한 지표로 쓰인다. 플라즈마 ALD 질화막에서는 식각 속도와 막의 밀도가 전구체와 반응기를 가리지 않고 강하게 함께 움직였다. 결합과 수소를 적외선으로 읽는 법은 10장 FTIR, 막 종류별 성질은 7장 막의 종류와 물성에 있다.

④ 응력

막은 기판을 당기거나(인장) 민다(압축). 같은 PECVD 질화막도 13.56 MHz로 쌓으면 120~150 MPa 인장, 380 kHz로 쌓으면 600~700 MPa 압축이었다. 3D NAND처럼 막을 수십 겹 쌓으면 응력이 더해져 웨이퍼가 휘므로, 압축 응력을 내는 산화막과 인장 응력을 내는 질화막의 크기를 거의 같게 맞춰 적층 전체를 150 MPa 아래로 묶는다. 웨이퍼 휨으로 응력을 재는 법은 10장 응력, 그 휨이 노광과 연마를 흔드는 문제는 11장 응력·박리·Void에서 다룬다.

⑤ 결함과 파티클

원료가 웨이퍼에 닿기도 전에 기체 속에서 반응하면 가루, 곧 파티클이 생겨 웨이퍼에 떨어진다. 실레인 열분해 실험에서는 750 °C에서 압력이 약 1.5 Torr를 넘거나, 2 Torr에서 온도가 약 715 °C를 넘자 입자가 생기기 시작했다. 같은 논문은 수율 손실의 절반 이상이 파티클 결함이라는 추정을 인용한다. 기체 속 핵 생성은 2장 압력과 LPCVD, 챔버 벽에서 떨어지는 파티클까지 포함한 사건은 11장 파티클에서 다룬다.

⑥ 전기적 성질

절연막이라면 전기를 잘 막아야 한다. 같은 공정의 PECVD 질화막이 150~300 nm일 때는 약 7 MV/cm에서, 50 nm일 때는 약 3 MV/cm에서 절연이 깨졌고, 얇은 막이 일찍 깨진 것은 바늘구멍(Pinhole)이 많은 것과 함께 나타났다. 막의 유전 상수와 전하, 누설은 MOS 커패시터를 만들어 전압에 따른 용량(C–V)과 전류(I–V)를 재서 얻는다. 10장 밀도·조성·식각 속도·전기 특성에서 다룬다.

여섯 조건은 따로 놀지 않는다. 빨리 쌓으면 막이 성기고(2절의 PECVD 산화막), 온도를 낮추면 수소가 남고(5절), 응력을 바꾸려고 이온 충돌을 키우면 막의 밀도와 조성도 함께 바뀐다. 그래서 레시피 하나를 바꾸면 이 숫자들을 한꺼번에 다시 확인한다(원리에서 나온 해석).

소자 속 막의 자리

막이 실제로 어디에 들어가는지 세 가지 소자에서 보자. 여기서는 위치와 함께 순서에 주목하자. 먼저 쌓은 막과 도핑은 나중 공정의 온도를 모두 견뎌야 하기 때문이다.

CMOS 로직: 아래에서 위로

트랜지스터 사이를 가르는 STI 홈은 고밀도 플라즈마로 쌓은 산화막으로 채우고 CMP로 깎는다. 플라즈마를 쓰지 않는 O₃/TEOS 열 CVD 산화막으로 STI와 PMD의 틈을 채우는 장비도 있다. 게이트 절연막은 오랫동안 열산화막이었지만, SiO₂가 1.4 nm까지 얇아지자 누설 전류가 너무 커져 물리적으로 더 두꺼운 HfO₂ 같은 고유전율(High-k) 막으로 바뀌었다. Intel은 2007년 45 nm 제품에 Hf 기반 High-k를 넣었다. 금속 아마이드 원료로 쌓은 HfO₂·ZrO₂ ALD 막은 종횡비 35가 넘는 구멍도 100% 덮었다. 게이트 전극으로 오래 쓴 도핑된 폴리실리콘은 증착으로 만든다. 게이트 옆벽의 Spacer는 고르게 덮이고, 뒤따르는 세정에 덜 녹고, 이미 만든 게이트를 해치지 않도록 낮은 온도에서 쌓여야 해서 플라즈마 ALD 질화막이 쓰인다. Intel의 90 nm 기술은 PMOS의 Source/Drain에 SiGe를 넣어 채널을 압축하고, NMOS 위에는 인장 응력을 내는 질화막을 덮어 전자 이동도를 높였다.

트랜지스터 위로는 절연막(PMD)을 덮고, 구멍을 뚫어 TiN Liner와 W Plug를 넣는다. W는 WF₆를 수소로 환원해 400 °C 아래에서 쌓는 CVD로 만들고, 산화막에 잘 붙지 않아 TiN을 접착층으로 깐다. 그 위로는 Low-k 절연막과 구리 배선이 층층이 올라가고, 구리는 1절의 Damascene 도금으로 채운다. 고밀도 플라즈마 CVD 장비의 쓰임새 목록에는 STI·PMD·ILD·IMD와 함께 칩 맨 위의 보호막도 들어 있다.

DRAM: 깊은 실린더 안의 얇은 막

DRAM은 셀 커패시터의 용량이 줄면 읽기·쓰기에서 신호를 가려낼 여유가 준다. 집적도가 올라 셀 하나가 차지하는 바닥 면적이 줄자, 아래 전극을 위로 높이 세운 실린더 모양으로 만들어 면적을 번다. 한 특허는 아래 전극 높이와 콘택 구멍 지름의 비를 15:1~30:1로, 집적도가 높아지면 25:1을 넘는다고 적는다. 이 실린더 안팎에 고유전율 막을 고르게 입히는 것이 어렵다. 원료와 오존을 쓰는 보통의 ALD로도 실린더 안쪽에서 원료와 오존이 고갈되어 단차 피복과 막질이 떨어질 수 있다. 연구 예로, TiN 전극 위에 ALD로 7~8 nm ZrO₂를 쌓고 Ti/Al 전극을 올린 MIM(금속–절연막–금속) 커패시터는 400 °C 열처리 뒤 유전 상수가 약 31이었다.

3D NAND: 쌓고, 뚫고, 비우고, 다시 채운다

3D NAND는 셀을 위로 쌓는다. Applied Materials의 특허는 산화막과 질화막(또는 실리콘)을 한 PECVD 챔버에서 진공을 깨지 않고 번갈아 쌓는 방법을 적는다. 8쌍·16쌍·24쌍 이상을 쌓고, 층 하나는 100~1000 Å, 온도는 약 180~650 °C다. 그다음은 이렇다. 이 적층을 꿰뚫는 채널 홀을 식각하고, 홀 안에 전하를 가둘 절연막과 채널 폴리실리콘을 쌓는다. 적층을 가르는 홈을 판 뒤 질화막을 모두 빼내고, 그 빈 층에 게이트 절연막과 금속 게이트를 채운다. 층이 늘수록 더 깊은 홀을 식각해야 하고, BiCS 구조는 홀 안의 절연막에 LPCVD 질화막과 TEOS 산화막을 썼다. 질화막은 처음부터 "나중에 비울 자리"였던 셈이다.

아래 탐색기에서 세 소자를 순서대로 쌓아 보자. 단계를 누르면 그 단계에서 쌓는 막이 굵은 테두리로 표시되고, 쓰이는 방법과 그 방법을 고른 까닭, 더 자세히 다루는 장이 나온다.

단계별 근거: STI 채움과 CMP, 폴리실리콘 게이트, PMD와 TiN·W Plug, O₃/TEOS 갭필, High-k 도입와 ALD HfO₂, Spacer, SiGe Source/Drain과 인장 질화막·Low-k·구리 7층, 선택 에피, W CVD와 TiN 접착층, 구리 도금, 보호막(HDP-CVD, 보호막 적층의 PECVD 질화막), DRAM 실린더와 ALD 유전막, 3D NAND 적층과 게이트 교체 흐름, W·Mo의 CVD·ALD 장비.

세 소자를 나란히 놓으면 공통점이 보인다. 아래쪽, 곧 공정 초반의 막은 STI처럼 두껍게 채우거나 폴리실리콘처럼 높은 온도의 LPCVD로 쌓을 수 있다. 게이트가 생긴 뒤에는 얇고 고르게, 그리고 점점 낮은 온도로 쌓아야 한다. 막의 자리는 위치만이 아니라 순서로도 정해진다(원리에서 나온 해석). 그 순서가 온도에 왜 그렇게 민감한지 다음 절에서 계산해 보자.

온도와 플라즈마, 그리고 열 예산

열 CVD는 원료의 결합을 열로 끊는다. 그래서 온도가 높다. 실레인으로 폴리실리콘을 쌓는 LPCVD는 575~650 °C, 다이클로로실레인과 암모니아로 질화막을 쌓는 반응은 750 °C에서 일어난다. 리뷰는 LPCVD 질화막에 700 °C 이상이 필요하다고 정리하고, 기상 에피는 보통 1000 °C 근처에서 한다. 높은 온도에는 이점도 있다. 질화막 증착에서는 기판 온도가 높을수록 표면에서 원자가 움직이는 거리가 길어져 단차 피복이 좋아지고 수소가 덜 남는다.

문제는 웨이퍼가 빈 판이 아니라는 데 있다. Stanford 강의 노트는 LPCVD의 큰 한계로 높은 증착 온도가 다른 공정과 맞지 않을 수 있다는 점을 들고, 알루미늄 막 위에 쌓는 경우를 예로 든다. 배선 사이의 절연막은 막을 흐르게 하거나 치밀하게 만드는 열처리도 할 수 없다. 알루미늄 배선이 있으면 온도는 450 °C 아래로 묶인다. 배선만이 아니다. 트랜지스터 안에 심어 둔 도펀트도 열을 받으면 움직인다.

고체 속 원자의 확산 계수(Diffusion coefficient, \(D\))는 온도에 지수적으로 커진다. 일정한 온도에서 시간 \(t\) 동안 열을 받으면 주입한 도펀트 분포의 폭은 대략 \(\sqrt{2Dt}\)만큼 넓어진다. 공정 전체를 거친 뒤의 분포는 모든 단계의 \(Dt\)를 더한 값이 정하고, 그 합은 가장 뜨거운 단계가 지배한다. 이 \(Dt\)의 합, 곧 온도와 시간의 조합을 열 예산(Thermal budget)이라 부른다. 이온 주입 쪽에서 본 이야기는 IMP 책 6장 어닐링과 활성화에 있다.

근거: 붕소의 \(D_0\)·\(E_a\)와 열 예산, 분포가 넓어지는 폭, 실리콘 격자 상수 0.5431 nm(가장 가까운 원자 사이 거리는 \(\sqrt{3}a/4 \approx\) 0.235 nm로 계산), 공정 온도의 예(LPCVD, PECVD, ALD, 에피).

계산하면 붕소가 1시간 동안 퍼지는 거리는 400 °C에서 약 0.0001 nm, 750 °C에서 약 2.6 nm, 1000 °C에서는 약 120 nm다. 400 °C에서는 원자 한 칸(약 0.24 nm)의 수천 분의 일밖에 움직이지 않는다. 온도가 절대 온도로 1.5배 오르는 동안 거리는 2만 배 넘게 커진 것이다. 지수 함수의 힘이다. 수십 nm 깊이로 만든 접합에서 2.6 nm는 무시할 수 없는 변화이고, 이런 단계가 여러 번 쌓이면 더 그렇다(계산에서 나온 해석). 그래서 트랜지스터가 만들어진 뒤의 증착은 낮은 온도로 내려간다.

온도를 낮추는 첫 번째 답이 플라즈마다. PECVD에서는 원료를 쪼개는 기체 반응을 열 대신 플라즈마의 에너지 높은 전자가 일으키므로, 막의 재료가 되는 조각이 훨씬 낮은 온도에서 생긴다. 표면을 때리는 이온은 표면을 더 반응하기 쉽게 만든다. 그래서 PECVD는 LPCVD보다 훨씬 낮은 온도에서, 대개 더 빠르게 쌓는다. 플라즈마 속에는 전자, 이온, 중성 분자와 함께 결합이 덜 채워져 반응성이 아주 큰 라디칼(Free radical)이 있고, 이들이 반응을 낮은 온도로 끌어내린다. 두 번째 답은 2절의 ALD다. 원료를 번갈아 넣어 표면 반응만 일으키므로 온도를 낮춰도 고르게 덮는다. 산화알루미늄 ALD는 33 °C까지 내려갔다.

하지만 공짜는 없다. 330~350 °C의 플라즈마 질화막에는 수소가 20~25 at.% 남았고, PECVD 질화막은 LPCVD 질화막보다 식각에 약하고 단차 피복도 대개 못하다. 산화알루미늄 ALD도 177 °C에서 3.0 g/cm³이던 밀도가 33 °C에서는 2.5 g/cm³로 떨어졌고, 낮은 온도일수록 수소가 많았다. 반대로 플라즈마를 잘 쓰면 낮은 온도에서도 막질을 되찾을 수 있다. 모든 단계를 350 °C 이하로 한 플라즈마 ALD 질화막이 100:1 HF에서 6.1 Å/min으로 녹아 850 °C LPCVD 질화막과 비슷했다. 350 °C로 천천히 쌓은 PECVD 산화막은 700 °C의 대기압 CVD 산화막과 견줄 만했다. 저온 증착의 역사는 온도를 내리면서 막질을 지키는 방법을 찾아온 역사라 할 수 있다(원리에서 나온 해석). 4장과 6장이 그 방법들을 다룬다.

요구 조건에서 방법으로

지금까지 본 것을 엮으면 증착 방법을 고르는 질문의 순서가 나온다(원리에서 나온 해석). 첫째, 무엇을 쌓나. 금속인가, 절연막인가, 기판 결정을 이어받은 단결정인가. 둘째, 몇 도까지 데울 수 있나. 웨이퍼가 지나온 길이 정한다. 셋째, 어떤 모양을 덮나. 평평한 면인가, 깊은 구멍 안을 고르게 덮어야 하나, 바닥부터 채워야 하나. 넷째, 얼마나 두껍게, 몇 장을 쌓나. 시간과 처리량이 정한다. 다섯째, 그 막이 다음 공정을 견딜 막질인가. 장비 쪽에서 같은 질문을 던지는 순서는 9장 장비를 고르는 순서에 있다. 아래 도전에서 직접 골라 보자.

문제와 해설의 근거: 구리 Seed의 스퍼터 증착과 도금의 Superfilling, PVD의 부착 계수, 알루미늄 배선의 온도 상한, 질화막의 방법별 온도와 PECVD의 단차 피복, PECVD·LPCVD·HDP-CVD의 조건과 SOG의 막질, 보호막을 쌓는 HDP-CVD, DRAM 실린더와 ZrO₂ ALD, ALD의 단차 피복, PEALD의 컨포멀리티, 에피택시와 SiGe Source/Drain, LPCVD 폴리실리콘, 3D NAND 적층, STI의 고밀도 플라즈마 산화막.

이 책의 지도

이 장에서 꺼낸 질문들은 다음 장들에서 하나씩 답을 찾는다. 2~4장은 기체가 막이 되는 원리와 반응기, 플라즈마를, 5~7장은 구조를 덮는 법과 막 자체를, 8~10장은 장비와 계측을, 11장은 현업에서 부딪히는 이상을 다룬다. 카드마다 그 장이 답하는 질문과, 이 장에서 그 질문이 처음 나온 곳을 적어 두었다.

처음 읽는다면 2장과 6장을 먼저 읽고, 관심 있는 막이나 장비로 건너뛰어도 좋다. 각 장의 시뮬레이터는 앞 장에서 만진 것 위에 쌓이도록 만들었다. 도핑과 열처리 쪽에서 같은 공정을 보고 싶다면 이 시리즈의 IMP 책(이온 주입)을 함께 보자.