Overlay와 멀티 패터닝

크기가 맞아도 회로가 안 되는 이유: Overlay

1장에서 포토의 결과를 세 가지 질문으로 나눠 보았다. 크기가 맞는가(CD), 자리가 맞는가(Overlay), 결함이 없는가. 이 장은 두 번째 질문에서 출발한다. 칩은 한 층으로 끝나지 않는다. 트랜지스터 위에 콘택을, 그 위에 배선을, 다시 그 위에 Via와 배선을 쌓는다. 층마다 새 Reticle로 노광하고 식각하므로, 새로 찍는 패턴은 이미 만들어진 아래층 패턴 위의 정해진 자리에 떨어져야 한다.

아래 그림을 보자. 콘택의 크기가 목표와 똑같아도 몇 nm 옆으로 밀리면 콘택은 배선 가장자리에 걸치고, 더 밀리면 옆 배선에 가까워지거나 닿는다. 앞의 경우는 닿는 면적이 줄어 저항이 커지고, 뒤의 경우는 서로 이어지면 안 되는 두 배선이 이어진다(원리에서 나온 해석). 크기가 조금 커진 경우와 위치가 밀린 경우는 겉보기에 비슷한 결과를 낼 수 있지만 원인은 전혀 다르다.

이 위치의 차이를 Overlay(층간 위치 정합 오차)라 한다. IRDS 로드맵은 이렇게 정의한다. Overlay는 웨이퍼의 모든 점에서 정의되는 X·Y 벡터량이다. 아래층(기판) 패턴의 한 점 위치를 \(P_1\), 그 위에 덮는 패턴(레지스트 패턴일 수 있다)의 대응점 위치를 \(P_2\)라 하면 Overlay는 둘의 차이다. 로드맵 표의 숫자는 웨이퍼 위 Overlay 값들의 표준편차의 3배(3σ)다. 양산 라인의 Overlay 제어를 다룬 Bode 등의 논문도 같은 식으로 정의를 시작한다.

정의에서 세 가지를 읽을 수 있다. 첫째, Overlay는 크기와 방향이 있는 벡터라서 X와 Y를 따로 다룬다. 둘째, 웨이퍼의 자리마다 값이 다르므로 숫자 하나가 아니라 지도로 본다. 셋째, 그 지도를 숫자 하나로 줄일 때는 통계를 쓴다. 로드맵은 3σ를 쓰고, 양산 연구에서는 평균의 크기까지 더한 '평균 + 3σ'도 쓰인다. 평균이 0이 아니면 3σ만으로는 가장 나쁜 쪽의 오차를 놓치기 때문이다(원리에서 나온 해석). 이 장의 시뮬레이터는 X와 Y 각각의 |평균| + 3σ를 구해 큰 쪽을 보여 준다.

비슷하게 들리는 Alignment와는 구분해야 한다. SEMI 표준 P18의 정의를 옮긴 Jeong 등의 정리에 따르면 Alignment는 웨이퍼의 기준점(Alignment target)을 Reticle의 대응점에 기계적으로 맞추는 일이고, 그 기준점 위치의 Overlay가 Alignment를 재는 척도다. 곧 Alignment는 노광 전에 장비가 마크를 재서 노광할 자리를 정하는 측정과 제어이고, Overlay는 노광하고 현상한 뒤에 두 층 패턴의 위치 차를 잰 결과다. 정렬 센서와 Stage의 구조는 7장, Overlay를 재는 계측 장비와 마크는 10장에서 다룬다.

CD와 Overlay도 섞으면 안 된다. 한 층의 모든 선이 같은 방향으로 3 nm 밀렸다면 CD는 그대로이고 Overlay만 생긴 것이다. 반대로 선 중심은 그대로인데 폭만 넓어졌다면 Overlay는 0이고 CD가 바뀐 것이다. 앞의 경우는 위치 제어(정렬, Stage, 보정값)를, 뒤의 경우는 Dose·Focus·레지스트를 먼저 살핀다(원리에서 나온 해석). 다만 회로가 실제로 겪는 것은 둘의 합이다. 콘택의 가장자리가 어디에 놓이느냐는 크기와 위치가 함께 정한다. 이 합을 5절에서 EPE라는 이름으로 다시 만난다.

얼마나 정확해야 하나

IRDS 2022 로드맵의 표를 보자. 로직의 Overlay 요구(3σ)는 2022년 2.4 nm에서 2025년 2.0 nm, 2028년 이후 1.6 nm로 줄어든다. 같은 표에서 배선(Metal)의 ½ Pitch는 12 nm, 10 nm, 8 nm다. 배선 폭의 5분의 1 안팎 안에 층과 층을 겹쳐야 한다는 뜻이다(계산). DRAM의 요구도 3.4 nm에서 1.4 nm까지 줄어든다. 표의 값은 멀티 패터닝의 각 단계가 아니라 멀티 패터닝을 마친 최종 층의 Overlay이고, 한 대의 장비로 얻을 수 있는 값이다.

요구치가 어디서 나오는지 감을 주는 오래된 경험 규칙도 있다. Bode 등은 Booth 등(1992)을 인용해, 아래층 패턴의 한 점과 레지스트 패턴의 대응점 사이 최대 위치 편차가 그 마스크의 최소 간격의 1/3을 넘지 않아야 모든 회로가 충분히 겹쳐 제대로, 믿을 만하게 동작한다고 소개했다. 규격을 못 맞춘 웨이퍼는 검출되면 그 마스킹 단계부터 Rework하고, 검출되지 않으면 신뢰성 문제나 수율 손실로 이어진다. 최소 간격이 24 nm라면 허용되는 최대 편차는 8 nm인 셈이다(계산).

포토에는 다른 공정에 없는 기회가 하나 있다. 식각하기 전이라면 레지스트를 벗기고 다시 찍을 수 있지만, 식각한 뒤에는 되돌릴 수 없다(원리에서 나온 해석). 그래서 Overlay는 현상 직후에 재고, 규격을 벗어나면 그 자리에서 Rework를 판단한다. 판단 기준과 계측 방법은 10장에서 다룬다.

Overlay는 어디서 오나: 웨이퍼 성분과 Field 성분

현상한 웨이퍼의 여러 자리에서 Overlay를 재어 화살표로 그리면, 화살표들은 아무렇게나 흩어져 있지 않다. 대부분은 몇 가지 단순한 무늬가 겹친 것이다. 웨이퍼 전체가 한쪽으로 밀리거나, 중심에서 바깥으로 퍼지거나, 중심을 축으로 돌거나, X축과 Y축 사이 각이 직각에서 조금 틀어진 무늬가 웨이퍼 성분(Interfield terms, 웨이퍼 규모의 Overlay 성분)이다. 그리고 Shot 하나하나 안에서 같은 무늬가 되풀이되는 Field 성분(Intrafield terms, Shot 안의 Overlay 성분)이 있다. Field(Shot)는 한 번의 노광으로 찍는 영역이고, 웨이퍼에는 이것이 바둑판처럼 반복된다(7장). 웨이퍼 좌표 \((X, Y)\)와 Field 안 좌표 \((x, y)\)를 나눠 쓰는 이유가 여기에 있다.

Macronix의 특허는 Scanner에서 중요하다고 본 항을 열 개로 꼽았다. 웨이퍼 규모의 Translation(이동), Scale(배율), Wafer rotation(회전), Orthogonality(직교도)와, Field 규모의 Translation, Isotropic magnification(등방 배율), Reticle rotation, Asymmetric magnification(비대칭 배율), Asymmetric rotation(비대칭 회전)이다. 식으로 쓰면 다음과 같고, 수백에서 수천 곳을 재어 최소 제곱으로 열 개의 계수를 구한다.

식의 생김새가 단순한 까닭은 각 항이 '자리에 비례하는 작은 변형'이기 때문이다. 배율은 중심에서 멀수록 바깥으로(또는 안으로) 더 많이 밀리는 무늬이고, 회전은 반지름에 수직으로 밀리는 무늬다. 직교도는 한 축의 밀림이 다른 축 좌표에 비례하는 무늬로, 정사각형을 마름모처럼 비튼다(식에서 나온 해석). 이 장의 시뮬레이터는 배율과 회전을 X·Y에 같은 크기로 준 대칭 형태로 쓰고, Field 성분도 같은 방식으로 다룬다.

ppm × mm = nm

배율과 회전은 보통 ppm(백만분의 1)과 µrad(마이크로라디안)로 적는다. 둘 다 '길이 1 mm당 몇 nm'와 같다. 그래서 웨이퍼 배율 0.01 ppm은 반지름 150 mm인 300 mm 웨이퍼의 가장자리에서 0.01 × 150 = 1.5 nm의 밀림이고, 웨이퍼 회전 0.01 µrad도 가장자리에서 1.5 nm다. Field 배율 1 ppm은 폭 26 mm인 Field의 가장자리(중심에서 13 mm)에서 13 nm다(모두 계산). 2.4 nm라는 요구에 견주면 웨이퍼 크기를 1억분의 1 수준까지 맞춰야 하는 셈이다. 같은 0.01 ppm이라도 Field 성분으로 들어가면 13 mm × 0.01 = 0.13 nm에 그친다. 웨이퍼 성분은 큰 거리에 곱해지므로 아주 작은 계수도 크게 보인다. 아래 시뮬레이터에서 성분 하나씩 움직여 지도가 어떻게 바뀌는지 보자.

시뮬레이터에서 본 것처럼 성분마다 무늬가 다르고, 이 무늬가 원인을 가리킨다. 같은 특허는 각 항이 어디서 생기는지도 짝지어 두었다. Field 이동은 Reticle이 옮겨진 것, 등방 배율은 렌즈가 Reticle이나 웨이퍼 쪽으로 움직인 것, 비대칭 배율과 회전은 Reticle stage와 Wafer stage의 상대 운동, 웨이퍼 이동은 웨이퍼의 이동, Scale은 Stage에 지시한 이동량과 실제 이동량의 차이, 직교도는 XY 좌표계가 Stage와 평행하지 않은 것에서 온다. Scanner의 Field 오차에는 Field skew, Scan 배율, Scan skew도 있다고 적었다. Scan 방향으로만 생기는 성분이 따로 있는 것은 Scanner가 좁은 Slit으로 Field를 훑으며 Reticle과 웨이퍼를 반대 방향으로 함께 움직이기 때문이다(7장). 4절에서 이 짝짓기를 장비의 '보정 손잡이'로 다시 정리한다.

공정이 만든 왜곡

Overlay를 노광 장비만 만드는 것은 아니다. Jeong 등은 Overlay 오차의 원인으로 Alignment 광학의 오차, 노광 장비가 만드는 Field 오차(렌즈 왜곡, 배율, Reticle 회전)와 함께 웨이퍼의 팽창과 수축, 마스크 오차, 고온과 막 응력이 만드는 비선형 웨이퍼 변형을 꼽는다. Brunner 등은 고른 공정 응력은 쉽게 보정되지만 웨이퍼에 걸쳐 고르지 않은 응력은 흔히 보정할 수 없는 Overlay 오차를 만든다고 보고했다. 진공 척이 휜 웨이퍼를 평평하게 펼 때 생기는 면내 변형이 그 통로이고, 척에 물리지 않은 자유 웨이퍼의 모양을 재는 것이 강력한 특성화 방법이라고 했다.

이 말은 앞 공정의 변화가 포토의 Overlay 지도로 나타날 수 있다는 뜻이다. 두꺼운 막을 새로 쌓거나 열처리 조건이 바뀌면, 포토가 아무것도 바꾸지 않았어도 지도의 무늬가 바뀔 수 있다(원리에서 나온 해석). 그래서 Overlay 지도에 새 무늬가 나타나면 노광 장비의 기록만이 아니라 그 Lot이 거쳐 온 앞 공정의 변경 이력도 함께 본다. 막 응력과 웨이퍼 휨을 재는 법은 CVD 책 10장 「막을 재는 법」에서 다룬다.

맞추고 고친다: 모델 맞춤, 고차 보정, Run-to-run

Overlay를 줄이는 길은 두 갈래다. 하나는 노광 전에 웨이퍼 위 Alignment 마크를 재서 그 웨이퍼의 이동·배율·회전을 계산하고, 그만큼 맞춰 찍는 것이다. 웨이퍼마다 그때그때 맞추는 앞먹임(Feed-forward)이다. 다른 하나는 노광 뒤에 잰 Overlay를 모델로 풀어 다음 Lot의 보정값을 고치는 되먹임(Feedback)이다. 마크만으로는 볼 수 없는 오차, 예를 들어 앞 층과 이번 층을 찍은 장비의 렌즈 차이나 정렬 마크 자체의 변형은 노광 뒤 측정으로만 드러난다(원리에서 나온 해석). 두 고리는 아래 그림처럼 함께 돈다.

최소 제곱 맞춤과 잔차

되먹임의 첫 단계는 측정값을 모델 계수와 잔차로 나누는 일이다. 2절의 식에서 계수를 바꿔 가며 모든 측정점의 잔차 제곱합 \(\sum(\varepsilon_x^2 + \varepsilon_y^2)\)이 가장 작아지는 값을 찾는다. 이것이 최소 제곱 맞춤이다. 계수는 장비의 보정 손잡이로 지울 수 있는 성분이고, 잔차는 그 모델로는 지울 수 없는 나머지다. 그래서 같은 Overlay 지도라도 '보정 전 크기', '보정할 수 있는 계수', '남는 잔차'를 나눠 읽어야 한다. 잔차가 작으면 보정값만 고치면 되고, 잔차가 크면 모델에 없는 원인을 찾아야 한다(원리에서 나온 해석).

맞춤이 믿을 만하려면 측정 자리를 잘 골라야 한다. 같은 특허의 청구항은 웨이퍼 성분을 맞추려면 X·Y 좌표가 서로 다른 Field를 4개 이상 쓰고, 각 Field는 웨이퍼 중심에서 반지름의 50% 이상 떨어져 있으며, 중심에서 본 두 Field 사이의 각도가 30° 이상이 되게 하라고 적었다. 배율과 회전은 반지름에 비례하는 무늬라서 가장자리 근처의 점이 있어야 잘 구분된다는 뜻이다(원리에서 나온 해석). 아래 CHALLENGE에서 보정값을 손으로 맞춰 보자. 계산기가 하는 최소 제곱을 눈과 손으로 따라가는 연습이다.

선형으로 안 지워지는 것: 고차 보정과 CPE

세 번째 문제에서 보았듯이 선형 모델에는 바닥이 있다. 웨이퍼 가장자리에서만 급해지는 변형이나 Field 안의 휘어진 무늬는 이동·배율·회전으로 흉내 낼 수 없다. Huang 등은 ITRS 기준으로 DRAM 40 nm 노드의 On-product overlay 예산이 8 nm보다 작아 계통 오차, 무작위 오차, Field 안 고차 오차까지 모두 다뤄야 했다고 보고했다. 그들은 노광(Shot)마다 따로 보정값을 주는 CPE(Correction Per Exposure, 노광별 보정)와, Field 안 Overlay가 공정이나 Reticle의 패턴 위치 오차 때문에 비선형일 때 쓰는 Field 안 고차 보정(iHOPC)을 함께 썼다. 앞 층은 Dry 장비, 이번 층은 액침 장비로 찍은 조건에서 Overlay가 70% 개선되어 웨이퍼 전체 측정의 평균 + 3σ가 6~5 nm 근처에 이르렀다. 다만 CPE는 보정을 만들려면 웨이퍼를 더 많이 재야 한다는 점이 양산 적용의 과제였다.

고차 보정도 한 번 정하고 끝나지 않는다. Duclaux 등은 평균 Field 안 무늬가 Reticle과 조명에 묶여 있으니 고차 보정 계수가 안정해야 마땅하지만 실제로는 시간에 따라 표류해 Run-to-run으로 따라가야 했고, Lot 사이 변동에 렌즈 수차 보정, 계측 장비 사이의 Matching, 측정 Layout이 영향을 준다고 보고했다. Die 안의 무늬까지 가면 Field 안 보정으로도 모자랄 수 있다. Hamasaki 등은 기존 Field 안 보정으로는 Die 안 Overlay 오차가 충분히 줄지 않자, Scan 속도를 Die 안 무늬에 동기화해 Lot 사이와 웨이퍼 안 변동을 함께 보정했다. 보정의 해상도가 웨이퍼 → Field → Die로 잘게 내려갈수록 재야 할 점도 많아진다는 점은 같다(원리에서 나온 해석).

Lot에서 Lot으로: Run-to-run 제어

Overlay는 Lot마다 조금씩 흘러간다. 장비 상태가 서서히 변하기도 하고(Drift), 정비나 부품 교체 뒤 한 번에 계단처럼 바뀌기도 한다. Bode 등은 이것을 다루는 Run-to-run 제어(R2R, Lot 사이 되먹임 제어)를 이렇게 설명한다. R2R는 장비 안의 제어기가 쓰는 설정값을 바꾸는 상위 제어다. 제품 특성은 공정 중에 잴 수 없고 계측 장비로 옮긴 뒤에야 재므로 Run이 끝날 때마다 보정한다. 관리도로 이상을 감시하는 SPC와 달리, 공정이 늘 같은 상태라고 가정하지 않고 느린 Drift와 계단형 변화가 있다고 보고 적극적으로 보정한다.

AMD의 0.18 µm 양산 라인에서 Overlay 제어 변수는 X·Y 이동, 웨이퍼 회전, X·Y 팽창, 배율, Reticle 회전, 비직교도의 8개였고, 노광 장비 보정 입력에 대한 Overlay 변화의 이득은 대부분 1이었다. 모델은 \(y_{k+1} = u_k + c_k\)로, 다음 Overlay는 이번 보정값 \(u\)에 보정이 없을 때의 Overlay \(c\)를 더한 것이다. 이 라인은 EWMA 제어기를 23개월 쓴 뒤 칼만 필터를 쓰는 예측 제어로 바꿔 평균 Overlay 오차를 9% 더 줄였다. 자동 Overlay 제어는 수동에 비해 측정점 단위 최대 오차를 43% 줄였고, 시작 때 허용 Overlay의 90%이던 평균 최대 오차를 2년 뒤 약 51%로 낮췄으며, Overlay 확인용 Test wafer를 사실상 없앴다.

가장 널리 쓰이는 R2R 필터는 EWMA(Exponentially Weighted Moving Average, 지수 가중 이동 평균)다. 새 측정에 가중치 λ를, 지난 추정에 1 − λ를 주어 섞는다. λ = 1이면 마지막 측정만 믿는 셈이고, NIST 핸드북은 관리도에 쓸 때 보통 λ = 0.2~0.3을 쓴다고 적는다. Bode 등의 모델에 EWMA를 넣으면 보정 규칙은 다음과 같다.

시뮬레이터의 결과를 식으로 확인해 보자. 측정 잡음만 있는 공정에 EWMA 보정을 걸면, 보정한 Overlay의 분산은 잡음 분산의 \(2/(2-\lambda)\)배가 된다. λ = 1이면 2배(표준편차로 √2배)로, 보정이 오히려 잡음을 키운다. 반대로 Lot마다 δ씩 흐르는 Drift가 있으면 EWMA는 늘 한 발 늦어 \(\delta/\lambda\)만큼의 오차가 남는다(모두 위 식에서 계산). λ를 키우면 Drift와 계단을 빨리 따라가지만 잡음에 휘둘리고, 줄이면 잡음은 걸러지지만 변화에 느리다. 두 요구 사이에서 λ를 고르는 것이 R2R 설계의 핵심이다.

장비는 어떻게 맞추나: 정렬 센서와 보정 손잡이

3절의 고리를 장비 쪽에서 보자. 노광 장비는 Overlay를 위해 두 가지 일을 한다. 하나는 웨이퍼에 이미 찍힌 Alignment 마크를 읽어 '이 웨이퍼의 격자가 어떻게 놓였는가'를 재는 일이고, 다른 하나는 그 결과와 되먹임으로 받은 보정값대로 Reticle·렌즈·Stage를 움직여 상을 원하는 자리에 놓는 일이다. 재는 쪽과 움직이는 쪽을 차례로 보자. Stage와 센서의 기계 구조, 측정과 노광을 두 Table에서 나눠 하는 방식은 7장에서 자세히 다룬다.

마크는 회절 격자다

Alignment 마크는 대개 일정한 주기의 격자다. ASML 특허의 자기 참조 간섭계는 마크의 상을 180° 돌린 두 상으로 겹쳐 만들고, 두 상의 푸리에 변환이 간섭하는 퓨필 면의 여러 자리에서 세기를 재 위치를 얻는다. 같은 장치는 퓨필의 위상 변화로 마크의 비대칭을 검출해 그 때문에 생긴 위치 오차를 보정할 수 있고, 여러 파장으로 비출 수 있다. Jiang 등은 원리를 이렇게 정리한다. 센서는 0차 빛을 막고 +1차와 −1차가 간섭해 만든 신호의 위상에서 위치를 정한다. 마크가 완전히 대칭이면 두 차수 사이에 위상차가 없지만, 앞 공정을 거치며 마크 단면의 왼쪽과 오른쪽이 달라지면 위상차가 생기고 이것이 그대로 위치 오차가 된다.

숫자를 넣어 보자. 633 nm 빛의 1차 회절에서 위상차가 0.01 rad만 생겨도 위치 오차는 \(633 \times 0.01/(4\pi) \approx 0.5\) nm다(계산). 로직의 Overlay 요구가 2 nm 안팎이니 작지 않다. 같은 비대칭이라도 파장과 편광에 따라 위상차가 달라지므로, 여러 색으로 재서 비교하면 비대칭을 눈치챌 수 있다. Jiang 등이 쓴 ASML 센서는 532, 633, 780, 852 nm의 네 색을 썼고, 여러 파장에서 잰 위치 오차의 RMS인 Color-to-color APD가 업계에서 흔히 쓰는 비대칭 지표라고 했다. ASML은 NXT:2100i에서 Alignment 측정 색을 4색에서 12색으로 늘리고 측정 쪽에서 더 많은 마크를 재도록 했다고 밝힌다(회사 설명). Nikon은 노광 전에 모든 웨이퍼의 절대 Grid 왜곡을 재서 보정값을 노광 장비로 앞먹임해, 웨이퍼마다 그리고 Shot마다 보정한다고 소개한다(회사 설명).

보정 손잡이: 어떤 성분을 무엇으로 고치나

2절의 짝짓기를 거꾸로 읽으면 장비가 각 성분을 무엇으로 고치는지 보인다. 웨이퍼 성분은 Shot을 어디에 놓을지, 곧 Wafer stage가 다음 Shot으로 옮겨 가는 자리를 바꿔 고친다. Field 성분은 Shot 하나의 상 자체를 바꿔야 하므로 Reticle의 위치, 렌즈 소자, Reticle stage와 Wafer stage의 동기 운동을 조절한다(원리에서 나온 해석). 공개 자료에서 확인한 예를 표로 모았다.

앞먹임과 되먹임의 보정값은 결국 이 손잡이들로 들어간다. 그래서 장비 쪽에서 본 Overlay 관리는 '손잡이가 닿는 성분'과 '닿지 않는 성분'을 나누는 일이다(원리에서 나온 해석). 닿지 않는 성분, 예를 들어 앞 공정이 만든 국소 변형은 앞 공정을 고치거나(막 응력, 식각 균일도) 설계 단계에서 여유를 늘리는 수밖에 없다. 그 여유가 다음 절의 주제다. 노광 뒤 Overlay를 재는 계측 장비(영상 기반과 회절 기반)는 10장에서 다룬다.

EPE 예산: 크기와 위치와 거칠기를 함께

1절에서 콘택이 어디에 걸치느냐는 크기와 위치가 함께 정한다고 했다. 이것을 하나의 양으로 묶은 것이 EPE(Edge placement error, 가장자리 위치 오차)다. ASML 연구진은 EPE를 두 패턴의 가장자리가 의도한 목표 위치에서 상대적으로 벗어난 양으로 정의하고, 멀티 패터닝에서는 최종 패턴의 윤곽이 여러 번의 Litho와 Etch 단계의 오차를 모두 담는다고 강조했다. IRDS는 EPE를 국소 변동(선 가장자리 거칠기 LER, 선폭 거칠기 LWR, 국소 CD 균일도 LCDU) 항과 전역 변동(Overlay) 항의 합으로 정의하고, 이것을 변동의 대표 지표로 쓴다.

어느 항이 클까. IRDS 2023은 EPE가 어떤 공정 변수에 가장 민감한지 추정한 수치 모사 연구를 인용해, Overlay가 예산의 40%, LER이 25%를 차지한다고 적었다. imec의 7 nm 로직 공정(ArF SAQP로 선을 만들고 EUV로 선을 자르는 방식)을 분석한 ASML 연구에서도 ArF와 EUV 사이의 Overlay, 각 단계의 CD 균일도, 국소 CD와 위치가 주된 기여였다. IRDS 2022가 EUV 노광 두 번만으로 멀티 패터닝을 하려면 EPE가 매우 작아야 한다고 쓴 까닭이다.

가장자리 여유와 실패 확률

Mack과 Adel은 EPE를 실패 확률로 바꾸는 간단한 모델을 냈다. 촘촘한 선 배열을 그에 수직인 Cut 패턴으로 자르는 경우를 보자. Cut이 선을 완전히 끊으려면 Cut의 가장자리가 선의 가장자리 밖으로 넘어가야 한다. 그 넘어간 여유를 CD1이라 하면 아래 식과 같고, 각 항이 서로 독립인 정규 분포라면 여유의 분산은 각 분산의 합이다. Overlay의 분산에는 보정 모델의 잔차와 국소적인 패턴 위치 오차가 함께 들어간다.

정규 분포의 꼬리는 지수적으로 얇아진다. 그래서 \(\sigma/\mu\)가 조금만 바뀌어도 실패율이 크게 바뀐다. Mack과 Adel의 계산으로 \(\sigma/\mu = 0.210\)이면 실패율이 100만분의 1(1 ppm), 0.167이면 10억분의 1(1 ppb)이다. 바꿔 말하면 1 ppm을 지키려면 평균 여유가 표준편차의 4.75배, 1 ppb면 6배는 되어야 한다. 그들은 업계에서 흔히 쓰는 3σ가 이런 실패율 목표를 담지 못한다는 점도 지적했다. 칩 하나에 같은 모양의 Cut이나 Via가 아주 많이 들어간다는 것을 떠올리면, ppm과 ppb 수준의 꼬리가 왜 중요한지 알 수 있다(원리에서 나온 해석).

이 모델에서 Overlay 평균을 옮겨 가며 실패율이 1 ppm 아래로 유지되는 범위를 구하면, 그 폭이 Overlay 공정 윈도(Overlay process window, OPW)다. imec iN7(업계의 5 nm급) 조건, 곧 SAQP로 만든 Pitch 28 nm의 선(선·공간 14 nm)을 EUV로 찍은 폭 28 nm의 Cut으로 자르는 예에서, 선의 양쪽 가장자리 실패를 더한 OPW는 Overlay 표준편차가 0.8, 1.0, 1.2 nm일 때 각각 약 3.5, 2, 0.5 nm였다. Overlay의 σ가 Å(0.1 nm) 단위로 커질 때 OPW는 nm 단위로 준다. 아래 시뮬레이터의 기본값이 이 예제다.

예제의 숫자를 직접 확인해 보자. CD 표준편차를 전역과 국소로 나눠 더하면 Cut은 \(\sqrt{0.8^2+0.9^2} \approx 1.20\) nm, 선은 \(\sqrt{0.6^2+0.7^2} \approx 0.92\) nm이고, σ_OVL = 0.8 nm이면 여유의 σ는 약 1.10 nm다. 1 ppm에 필요한 여유는 4.75 × 1.10 ≈ 5.2 nm이고 명목 여유가 14 − 7 = 7 nm이므로, Overlay 평균은 ±1.75 nm까지 허용된다. 폭으로 3.5 nm다. σ_OVL을 1.2 nm로 올리면 여유의 σ가 약 1.42 nm, 필요한 여유가 약 6.7 nm로 커져 허용 폭은 0.5 nm 남짓이 된다. 양쪽 가장자리의 실패를 정확히 더하면 Overlay 평균이 0일 때 이미 0.8 ppm이라 폭은 0.4 nm 남짓으로 조금 더 좁다(모두 계산).

예산이 이렇게 빠듯하면 공정을 바꿔 여유 자체를 키우려 하게 된다. IRDS는 Overlay 공정 윈도를 넓히려고 여러 자기 정렬 기법이 제안되었고, 핵심 생각은 여러 '색'(서로 다른 재료)의 식각 대비와 선택비 높은 식각을 써서 최종 치수와 위치가 실제 Misalignment에 덜 민감하게 하는 것이라고 정리했다. 처음 채택된 이런 기법은 ABACA 색 체계를 쓰는 자기 정렬 Block(SAB)이다. Fully self-aligned via(FSAV)는 아래 금속(A)과 영구 유전막(B)을 번갈아 둔 ABAB 구조로 식각을 스스로 정렬시켜 Litho에서 더 큰 Via를 찍을 수 있게 하고, Overlay 예산을 크게 늘린다는 것이 입증되어 2 nm 노드 이후의 핵심 기술로 꼽힌다. IRDS는 FSAV가 Pitch 20 nm부터 필요할 것으로 본다.

한 번에 못 찍는 촘촘함: k₁ 한계와 LELE

이제 두 번째 질문으로 넘어가자. 4장의 Rayleigh 식 \(CD = k_1\lambda/NA\)에서 k₁은 같은 장비로 얼마나 작은 패턴을 해내는지를 나타내는 계수다. ASML은 리소그래피의 물리적 한계를 k₁ = 0.25라고 적는다. 선과 공간이 같은 폭으로 번갈아 나오는 패턴에서 CD는 반 Pitch이므로, ArF 액침(λ = 193 nm, NA = 1.35)의 반 Pitch는 약 35.7 nm, Pitch는 약 71.5 nm보다 작아질 수 없다(계산). 실제로는 이 이론 한계에 닿기도 어렵다. Yaegashi 등은 193 nm 물 액침의 해상 한계를 약 40 nm 반 Pitch로 보았고, NA 1.35 장비가 좁은 Slit 모양의 공간은 약 45~50 nm까지만 분해한다고 적었다.

그런데 IRDS 2022 표에서 로직 배선의 반 Pitch는 12 nm다. ArF 액침 한 번 노광의 이론 한계보다 세 배 가까이 촘촘하다(계산). EUV(λ = 13.5 nm, NA = 0.33)라면 k₁ = 0.25에서 반 Pitch 약 10.2 nm까지 가능하지만(계산), IRDS는 12 nm 반 Pitch가 0.33 NA 광학으로 분해는 되어도 EUV 레지스트의 한계 때문에 이 치수에서는 멀티 패터닝을 쓸 가능성이 크다고 보았다. 이처럼 장비가 한 번에 찍을 수 있는 것보다 촘촘한 패턴을 만드는 방법이 멀티 패터닝(Multiple patterning)이다. IRDS의 정의는 장비의 해상 한계를 넘으려고 한 패턴에 노광을 여러 번 쓰거나, 화학적 증착과 제거 공정을 여러 번 써서 패턴 밀도를 높이는 것이다.

방법은 크게 두 갈래다. 하나는 패턴을 둘 이상의 묶음으로 나눠 따로 찍는 분할형이고, 다른 하나는 한 번 찍은 패턴의 옆벽에 막을 입혀 선을 불리는 자기 정렬형이다. Yaegashi 등은 분할형(LELE 등)에는 높은 Overlay 정확도와 패턴 분할·OPC 개선이 필요하고, 자기 정렬형(SADP)은 미세한 반복 선을 쉽게 만들어 메모리에 주로 쓰였으며 분할형처럼 고정밀 Overlay 제어를 요구하지 않는다고 비교했다. Jeong 등은 ITRS가 든 이중 패터닝을 셋으로 정리한다. 노광 두 번 뒤 식각 한 번(DE, 두 노광 사이에 첫 패턴을 굳히는 Freezing 단계를 넣으면 LFLE), 노광할 때마다 식각하는 DP(곧 LELE), 그리고 Spacer 이중 패터닝(SDP)이다. 중간의 Hard mask 식각이나 Freezing 없이 레지스트 조합만으로 두 번 찍는 LLE도 연구되었다.

LELE: 나눠 찍고 둘 다 식각한다

LELE(Litho–Etch–Litho–Etch)의 실제 흐름을 IBM 연구진의 보고로 따라가 보자. 두께 180 nm의 층간 절연막 위에 레지스트 100 nm, BARC 35 nm, 유기 평탄화막(OPL) 200 nm의 3층 막을 입히고 NA 1.35 액침으로 첫 노광(L1)을 한다. 첫 식각(E1)으로 BARC와 OPL을 뚫고 절연막을 판 뒤 3층 막을 벗긴다. 다시 3층 막을 입혀 두 번째 노광(L2)과 식각(E2)을 한다. 18 nm 폭의 트렌치가 64 nm Pitch로 늘어선 배열(L18P64)을, 트렌치를 하나씩 건너뛴 128 nm Pitch 배열 두 개로 나눠 찍었다. E1에서 바닥 CD는 Litho 뒤 40 nm에서 식각 뒤 18 nm로 줄었고, 첫 식각으로 생긴 종횡비 약 7의 트렌치는 두 번째 노광 전에 OPL로 메워 평탄하게 해야 했다.

어느 선을 어느 마스크에 넣을지 정하는 일이 색 분해(Color decomposition)다. 한 번의 노광으로 찍을 수 있는 최소 간격보다 가까운 두 패턴은 서로 다른 마스크, 곧 다른 '색'에 넣어야 한다. 이웃끼리 다른 색이 되도록 칠하는 문제이므로, 서로 너무 가까운 패턴 셋이 삼각형을 이루면 두 색으로는 칠할 수 없어 설계를 바꾸거나 마스크를 하나 더 써야 한다(원리에서 나온 해석). Jeong 등은 칩 수준 분석에서 원래 Layout을 정수 선형 계획법 기반의 최소 비용 색칠로 두 개의 하위 Layout으로 나눠, 각 층을 마스크 두 장에 담았다.

LELE의 약점은 두 묶음이 서로 다른 노광으로 놓인다는 데 있다. A 묶음의 선이 0, 2p, 4p, …에, B 묶음의 선이 p, 3p, …에 놓이도록 설계했는데 두 번째 노광이 ov만큼 밀리면, A 다음 B까지의 공간과 B 다음 A까지의 공간이 아래처럼 갈린다.

Overlay 1 nm가 공간 차 2 nm가 된다. 공간이 번갈아 넓고 좁아지는 것이다. 여기에 두 묶음의 CD가 서로 다르면 선폭도 두 무리로 갈린다. Jeong 등은 Overlay가 DE와 DP에서 선폭과 간격의 변동을 만들고, 이중 패터닝에서 선폭 분포가 두 봉우리가 되는 문제가 보고되었다고 정리했다. IBM 연구진은 CD-SEM 측정에서 LE1과 LE2 묶음을 따로 출력하는 알고리즘을 썼다. 계측도 '어느 노광에서 온 선인가'를 나눠 봐야 한다는 뜻이다.

SADP: Core 하나의 양쪽을 쓴다

분할형의 약점이 두 노광 사이의 Overlay라면, 노광은 한 번만 하고 나머지를 증착과 식각에 맡기면 어떨까. 이것이 SADP(Self-aligned double patterning, 자기 정렬 이중 패터닝)다. 먼저 넉넉한 Pitch로 Core(Mandrel, 심 패턴)를 찍고, 그 위에 막을 고르게 입힌 뒤 위에서 아래로만 깎는 방향성 식각을 하면 Core의 양 옆벽에만 막이 남는다. 이 옆벽 막이 Spacer(측벽 막)다. Core를 지우면 Core 하나마다 Spacer 두 줄이 남아 선의 수가 두 배가 된다. 선의 자리가 Core 옆벽에서 저절로 정해지므로 '자기 정렬'이라 부른다.

TEL 연구진은 레지스트 자체를 Core로 쓰는 단순한 흐름을 보고했다. 레지스트의 유리 전이 온도보다 낮은 온도에서 ALD로 SiO₂ Spacer를 레지스트 위에 바로 입히고, 이방성 식각과 Core 제거 뒤 아래 막으로 전사해 40 nm 반 Pitch 레지스트로 20 nm 반 Pitch Hard mask를 적은 단계로 얻었다. 같은 글은 SADP가 이미 NAND 플래시 양산에 쓰이고 있다고 적었다. Micron의 특허는 Spacer의 성질을 이렇게 짚는다. Spacer 막을 전면에 입히고 수평면에서 걷어 내면 홀로 선 Spacer가 남는데, Spacer 두께가 거의 그대로 선폭이 되므로 한 가지 폭의 선만 나온다. 주변 회로의 큰 패턴은 따로 일반 노광으로 정의해 같은 층에 합친다. 전사 식각 중에는 Spacer도 깎여 높은 종횡비의 트렌치에서 문제가 되고, Spacer를 다시 Spacer로 감싸면 더 곱할 수 있다. Spacer 막을 낮은 온도에서 고르게 입히는 ALD는 CVD 책 6장에서 볼 수 있다.

선과 공간은 무엇이 정하나

Core Pitch를 P, Core 폭을 c, Spacer 두께를 s라 하자. 기하만으로 최종 패턴이 정해진다. 선폭은 Spacer 두께 s다. 공간은 두 종류다. Core가 있던 자리의 공간은 Core 폭 c와 같고, 이웃한 두 Core의 Spacer 사이, 곧 처음 Core 사이의 틈에 남는 공간은 \(P - c - 2s\)다(기하에서 직접 유도).

식에서 세 가지를 읽을 수 있다. 첫째, 평균 Pitch는 c와 s에 상관없이 언제나 P/2다. 둘째, 두 공간이 같아지려면 Core 폭이 정확히 \(P/2 - s\)여야 한다. 셋째, Core 폭이 1 nm 틀리면 한 공간은 1 nm 넓어지고 다른 공간은 1 nm 좁아져 공간 차는 2 nm가 된다. Spacer 두께가 1 nm 틀려도 공간 차는 2 nm 바뀐다(계산). 반복 패턴의 간격이 일정하지 않고 번갈아 넓고 좁아지는 이 현상을 Pitch walking(Pitch walk)이라 한다. GlobalFoundries의 특허는 Pitch walking을 구조 사이 주기의 변동, 예를 들어 Fin 1과 2 사이 간격이 Fin 2와 3 사이 간격보다 큰 것으로 정의하고, Mack과 Adel은 자기 정렬 멀티 패터닝에서 공간 폭이 전역적으로 변하는 것을 Pitch-walking이라 부른다.

Core Pitch 80 nm, Spacer 20 nm에서 Core가 20 nm면 두 공간이 20 nm로 같지만, Core가 24 nm로 찍히면 공간은 24 nm와 16 nm로 갈린다. 이웃한 선 중심 사이 거리는 44 nm와 36 nm가 번갈아 나오고, 평균은 여전히 40 nm다(계산). 평균 Pitch만 재는 계측은 이 차이를 보지 못한다. 그런데 좁아진 16 nm 공간에서는 다음 식각이나 금속 채움의 여유가 줄어 Bridge가 생길 수 있다(원리에서 나온 해석). Jeong 등은 Spacer 두께와 측벽각이 만드는 바닥 폭의 변동이 SDP의 선폭·간격 변동의 원인이라고 지적했다. 위에서 본 폭과 바닥 폭이 다를 수 있으니 무엇을 재는지가 중요하다.

정리하면 SADP는 Overlay 문제를 다른 문제로 바꾼다. LELE에서는 두 노광 사이의 Overlay가 공간 차를 만들었지만, SADP에서는 Core CD와 Spacer 두께가 공간 차를 만든다. 노광 장비의 정렬 대신 포토의 CD 균일도와 증착 두께의 균일도가 핵심이 된다(원리에서 나온 해석). 대신 선이 Core 둘레를 따라 생기므로 끝이 이어진 고리가 되고, 원하는 회로를 만들려면 고리를 잘라야 한다. 이것은 다음 절에서 다룬다.

SAQP와 Cut·Block: 네 배로 촘촘하게, 필요한 곳만 남기기

SADP를 한 번 더 하면 선이 네 배가 된다. 이것이 SAQP(Self-aligned quadruple patterning, 자기 정렬 사중 패터닝)다. GlobalFoundries 특허의 흐름을 따라가면 다음과 같다. 레지스트 패턴을 첫 Mandrel 층으로 전사한다(Pitch d, CD M1). 첫 Spacer를 고르게 입히고 방향성 식각을 한 뒤 첫 Mandrel을 지운다. 남은 첫 Spacer로 두 번째 Mandrel 층을 식각한다(CD M2). 첫 Spacer를 지우고, 두 번째 Spacer를 입히고 깎은 뒤 두 번째 Mandrel을 지운다. 마지막으로 남은 두 번째 Spacer로 기판을 식각해 폭 w의 Fin을 만든다. TEL 연구진은 SADP를 두 번 되풀이해 45 nm 반 Pitch 레지스트로 11 nm 반 Pitch Hard mask를 얻었고, 공정을 안정시킨 뒤 웨이퍼 CDU 0.3 nm(3σ), LWR 1.2 nm를 보고했다. 최종 Pitch는 얼마일까? 먼저 예측해 보자.

특허는 Fin 사이의 세 가지 공간을 식으로 적었다.

검산해 보자. 한 주기 안의 길이를 다 더하면 \(\alpha + 2\beta + \gamma + 4w = d\)로 맞아떨어진다(계산). SAQP에서는 공간이 세 종류라 SADP보다 오차의 지문이 복잡하다. 위 식을 미분하면 M1이 1 nm 커질 때 γ는 1 nm 넓어지고 α는 1 nm 좁아지며 β는 그대로다. M2가 1 nm 두꺼우면 β가 1 nm 넓어지고 α가 2 nm 좁아진다. 두 번째 Spacer가 1 nm 두꺼우면 선이 1 nm 굵어지고 α와 γ가 각각 2 nm 좁아진다(모두 계산). 어느 공간이 움직였는지 보면 어느 단계가 틀렸는지 거꾸로 짐작할 수 있다. 특허는 Litho 뒤의 CD·측벽각과 두 번의 Mandrel 식각 뒤 CD·측벽각을 축으로 하는 표에 CDU나 Pitch walking 값을 넣고, 그 값을 가장 작게 하는 Litho CD를 Reticle CD로 정하는 방법을 제안했다(특허의 예: 80 nm 선·공간 Pitch에서 Reticle CD 24 nm).

Cut과 Block: 고리를 끊고 필요한 곳만 남긴다

Spacer는 Mandrel의 벽을 따라 생기므로, 위에서 보면 Pitch를 곱한 패턴은 Mandrel 둘레를 도는 닫힌 고리다. 전선으로 쓰려면 고리의 끝을 잘라 한 고리를 서로 이어지지 않은 두 선으로 나눠야 한다. Micron 특허는 살릴 부분을 보호 마스크로 덮고 고리 끝을 식각해 없애는 방법을 적었다. 회로는 끝없는 평행선만으로는 만들 수 없으므로, 촘촘한 선 배열을 먼저 만들고 필요한 곳을 자르거나 선이 생기지 않게 막는 패턴을 따로 찍는다. 이것을 Cut·Block(Cut / Block pattern, 자르기·막기 패턴)이라 부르며, 어느 이름을 쓰는지, 어떤 막을 남기고 지우는지는 Integration마다 다르다.

Cut 패턴은 그 자체로 어려운 노광이다. TEL 연구진은 SADP로 20 nm 주기의 선을 만든 뒤 수직 방향의 Slit을 두 번째 Litho로 찍어 일부 선을 잘라 SRAM 게이트 같은 섬 모양 패턴을 만들었다. 15 nm 노드 SRAM에는 약 20 nm Slit이 필요하지만 NA 1.35로는 45~50 nm만 분해되어, 저온 SiO₂로 열린 자리를 줄이는 Shrink 공정을 썼다. Cut에서는 Bright-field 마스크와 Negative 레지스트 조합이 Dark-field와 Positive 조합보다 해상이 좋았다. 그리고 Cut은 선과 다른 노광으로 찍으므로 5절의 EPE 계산이 그대로 적용된다. Cut이 선을 다 끊지 못하거나 이웃 선을 건드리지 않도록 Cut의 CD와 Overlay를 함께 관리해야 한다. 자기 정렬 구조라도 모든 위치 맞춤 문제가 사라지지는 않는다.

EUV는 멀티 패터닝을 끝냈나

EUV가 들어오면서 마스크 수가 줄어든 것은 분명하다. 삼성전자는 EUV 한 장으로 만드는 층에 ArF는 최대 4장의 마스크가 필요할 수 있어, 7LPP 공정이 EUV를 쓰지 않는 공정보다 총 마스크 수를 약 20% 줄인다고 발표했다(회사 발표). 하지만 EUV가 멀티 패터닝을 없앤 것은 아니다. imec은 Pitch 32 nm의 M2 배선에 대해, 비용이 너무 크고 복잡한 SAQP + 액침 3중 Block 대신 SAQP를 EUV Block 한 번으로 마무리하는 방법이 전부 액침인 방식보다 웨이퍼 비용을 20% 줄인다고 발표했다. EUV 한 번으로 SAQP와 Block을 모두 대신하는 방법은 비용을 더 줄이지만 구현이 더 어렵다고 했다. IRDS 2023은 EUV가 멀티 패터닝을 대체하지 않는다는 것이 분명해졌다고 쓰고, 두 기술을 함께 쓰며 멀티 패터닝 여부는 층마다의 세부 사항, 수율, 비용으로 정할 것이고 로직이 더 줄면 EUV 이중 패터닝이 쓰일 가능성이 크다고 내다봤다.

EUV 이중 패터닝의 예가 SALELE(Self-aligned LELE)다. Sah 등은 최종 Pitch 28 nm의 EUV 이중 패터닝 방식인 SALELE가 더미 금속이 필요 없고 촘촘한 Tip-to-tip 자리에만 Block을 두어 기생 용량을 줄인다고 소개하고, 40 nm 아래 Pitch에서는 확률적 결함이 큰 과제여서 설계 규칙을 완화한 멀티 패터닝을 쓴다고 적었다. EUV의 확률적 결함은 8장에서 다룬다.

멀티 패터닝 한 바퀴를 지나는 장비들

멀티 패터닝은 포토만의 일이 아니다. TEL 연구진의 SAQP 실험 한 번에 들어간 장비만 보아도 Nikon NSR-S610C 액침 Scanner(NA 1.30), TEL LITHIUS Pro-i+ Track, Tactras 식각 장비, TELINDY PLUS 증착 장비, Hitachi CG-4000 CD-SEM이 있다. 노광 한 번 뒤에 증착, 식각, 계측이 몇 번씩 이어지므로, 최종 선폭과 간격의 오차는 이 장비들이 나눠 만든다. 그래서 멀티 패터닝 층의 문제를 풀 때는 포토의 CD와 Overlay만이 아니라 Spacer 두께(증착), 전사 바이어스(식각), 단계별 계측 기록을 한 표에 놓고 본다(원리에서 나온 해석). Spacer를 깎는 식각은 ETCH 책 9장 「응용 공정」에서 다룬다.