응용 공정: STI·ILD·W·Cu

무엇을 걷어 내고 어디서 멈추나

CMP가 하는 일은 크게 두 가지로 나뉜다. 이것을 처음 특허로 정리한 것은 IBM이다. 1985년에 출원한 IBM의 특허는 두 가지 방법을 적었다. 하나는 무늬를 새긴 절연막 위에 금속을 덮고 선택적인 슬러리로 연마해 구멍과 홈 안에만 금속을 남기는 방법이다. 이때 절연막은 '자동 식각 멈춤'처럼 행동한다. 다른 하나는 금속 무늬 위에 덮은 절연막을 연마해 높은 곳을 낮은 곳보다 빨리 깎아 평평하게 만드는 방법이다. 이 장의 모든 공정은 이 두 갈래 가운데 하나다. ILD와 PMD는 뒤의 방법, 곧 다음 층이 올라설 기준면을 만드는 평탄화다. STI, W 플러그, Cu 배선, 금속 게이트는 앞의 방법, 곧 넘친 막을 걷어 내고 홈 안에만 남기는 상감이다(두 특허 실시 형태에서 나온 정리). 같은 특허의 실시예에는 선택비의 싹도 보인다. 알루미나 입자에 질산을 넣어 pH 2.2로 맞추자 Al-Cu 합금은 분당 107 nm, SiO₂는 분당 8 nm 깎여 속도 비가 13이 되었다.

그 뒤 CMP가 맡은 자리는 계속 늘었다. IBM은 같은 해 얇은 Si₃N₄를 연마 멈춤막으로 쓰고 SiO₂:Si₃N₄ 속도 비를 4:1~40:1로 잡는 특허도 냈다. 1989년에는 RIE와 CMP를 함께 써서 16-Mb DRAM의 얕은 트렌치 소자 분리를 평탄화한 결과가 발표되었고, 1991년에는 층간 절연막을 CMP해 배선 기둥 꼭대기를 드러내는 공정과 W 배선 무늬를 CMP로 만드는 방법이 학술지에 실렸다. Havemann과 Hutchby의 정리에 따르면 W 플러그를 플라즈마 Etchback 대신 CMP로 만들면서 수율이 올랐고, 이것이 금속 상감, 곧 Cu 다마신의 길을 열었다. Mariscal의 학위논문은 ILD CMP가 0.8 µm 세대에, STI CMP가 0.35 µm 세대의 앞단 공정에 들어왔다고 정리한다. Applied Materials의 블로그는 CMP가 Al 배선용 SiO₂ 평탄화와 W 플러그에서 시작해 Cu Dual damascene, 이어 대체 금속 게이트와 FinFET 게이트 단계로 넓어졌다고 적는다. Entegris의 발표 자료는 65 nm 로직 소자에 CMP 단계가 29번, 16 nm 소자에는 47번 들어간다고 주장한다. Stanford 강의 노트의 표현을 빌리면 한때 너무 거칠고 지저분하다고 여겨지던 기술이 이제는 절연막과 금속 모두에 쓰인다.

표를 세로로 읽으면 한 가지가 보인다. 모든 공정이 '걷어 낼 막'과 '지킬 막'의 짝으로 이루어져 있다. 그래서 응용 CMP의 실패도 거의 늘 두 방향 가운데 하나다. 덜 깎아서 걷어 낼 막이 남거나(잔막, 잔사, 단락), 더 깎아서 지킬 막을 잃거나(질화막 손실, Recess, Erosion)다. 웨이퍼의 모든 자리가 같은 시각에 끝나지 않으므로 늦게 끝나는 자리를 기다리는 과연마(Overpolish)가 필요하고, 그 사이 일찍 끝난 자리는 지킬 막을 내준다. 이 장의 시뮬레이터는 모두 이 줄다리기를 공정마다 다른 숫자로 보여 준다. 먼저 단면 그림에서 각 공정의 자리를 눌러 보자.

근거: 네 주요 응용과 STI·Cu의 역할, STI의 질화막 멈춤과 W 플러그의 Ti/TiN·단계별 연마, PMD·ILD 갭필, 대체 금속 게이트의 두 CMP 단계, 하이브리드 본딩의 Cu Recess.

STI: 산화막은 걷어 내고 질화막은 지킨다

트랜지스터는 이웃 트랜지스터와 전기적으로 떨어져 있어야 한다. 이를 위해 실리콘에 얕은 홈을 파고 산화막으로 채워 벽을 세우는 구조가 STI(Shallow Trench Isolation, 얕은 트렌치 소자 분리)다. Applied Materials와 MIT 연구진이 1998년에 정리한 전형적인 STI 순서는 이렇다. 패드 산화막을 기르고, LPCVD로 질화막을 덮고, 트렌치를 노광·식각한 뒤 감광막을 벗기고, 트렌치 벽을 얇게 산화하고, CVD 산화막으로 트렌치를 채운다. 그다음이 평탄화(CMP)이고, CMP 뒤 세정과 묽은 BHF 담금, 질화막 제거, 패드 산화막 제거, 희생 산화와 제거, 게이트 산화, 게이트 증착이 이어진다. 트렌치를 파는 식각은 ETCH 책 9장에서, 트렌치를 빈틈없이 채우는 증착은 CVD 책 5장에서 다룬다.

같은 논문은 STI 평탄화의 요구가 ILD 평탄화보다 훨씬 엄격하다고 강조한다. 꼭 지켜야 할 것이 둘이다. 활성 영역(질화막 위)에 덮인 산화막을 남김없이 걷어 낼 것, 그리고 웨이퍼 어디에서도 질화막을 뚫고 내려가지 않을 것. 소자 특성과 수율을 위해 두 가지가 더 붙는다. 활성 소자에 붙은 격리 산화막의 면이 활성 Si 면보다 위에 있을 것, 그리고 게이트를 덮기 전 활성 영역과 격리 영역의 경계가 거의 평평할 것. 격리 산화막이 Si보다 낮아지면 게이트가 Si 모서리를 감싸는 게이트 감싸기(Gate wrap-around)가 생겨 문턱 전압이 바뀌고 문턱 아래 누설 전류가 커진다. 반대로 질화막 위에 산화막이 남으면 그 산화막이 다음 단계의 질화막 제거를 가로막는다. 걷어 내는 쪽도, 지키는 쪽도 실패할 수 있는 구조다.

170 nm의 예산

CMP가 멈춰야 할 막을 멈춤막(Stop layer, Polish stop)이라 한다. STI의 멈춤막은 질화막이고, Pan 등에 따르면 두께는 보통 170 nm다. 이론적으로 완벽한 CMP라면 격리 산화막의 면이 Si보다 최대 170 nm 위에 있게 된다. 그러나 여러 요인이 이 면을 끌어내린다. 격리 산화막을 Si와 같은 높이나 조금 위에 두려면, 모든 요인이 산화막 면을 낮추는 양의 합이 처음 질화막 두께를 넘으면 안 된다. 곧 질화막 두께 자체가 전체 예산이다. 같은 논문이 꼽은 예산 항목은 다음과 같다.

다섯 숫자를 더하면 정확히 170 nm다(계산). 논문의 합계 칸에 '170 넘음'이라고 적힌 까닭은 패턴 효과와 불균일이 더 커질 수 있기 때문이다. 이것을 거꾸로 읽으면 CMP 엔지니어의 몫이 보인다. 습식 식각(50 nm)과 불균일(42 nm)을 빼면 CMP가 직접 쓸 수 있는 것은 약 78 nm이고, 이 안에 산화막 Recess, 밀도에 따른 차이, 기본 질화막 손실을 모두 넣어야 한다(표 2로 계산). 이렇게 CMP가 깎아 먹은 질화막의 양을 현장에서는 질화막 손실(Nitride loss)이라 부르고 공정마다 가장 먼저 잰다. Pan 등이 STI CMP의 공정 창이 "기껏해야 매우 좁다"고 결론 내리고, CMP만으로는 부족해 설계 규칙이나 역마스크 Etchback 같은 보조 공정을 함께 쓴다고 정리한 것도 이 숫자 때문이다.

선택비를 높이는 화학: 세리아와 첨가제

예산을 지키는 첫 번째 무기는 산화막은 빨리, 질화막은 느리게 깎는 슬러리다. 선택비는 산화막과 질화막을 덮은 블랭킷 웨이퍼를 따로 연마해 잰 두 제거 속도의 비로 정의한다. 아래 표는 Showa Denko(지금의 Resonac)가 1998년에 우선권을 낸 특허의 실시예다. 실리카 슬러리의 선택비는 3.9에 그쳤고, 세리아로 바꿔도 첨가제가 없으면 5.8이었다. 여기에 폴리아크릴산 암모늄을 넣자 질화막 속도가 1050에서 77 Å/min으로 떨어지며 선택비가 66이 되었다. 아미노산을 넣은 산성 조성은 100에 이르렀다.

특허는 이유를 이렇게 설명한다. 물에 녹는 유기물이 질화막 표면에 흡착해 세리아 입자가 질화막에 직접 닿지 못하게 막는다. 흡착한 양이 너무 적으면 질화막 속도가 줄지 않는다. 세리아가 산화막을 유난히 잘 깎는 화학, 곧 세리아 표면이 산화막과 잠깐 결합했다가 뜯어내는 이야기는 3장에서 다룬다. Srinivasan 등의 리뷰는 세리아가 약 0.25 wt%만으로 산화막을 깎는 반면 실리카는 10 wt% 넘게 필요하다고 비교하고, STI 슬러리의 핵심 요구를 질화막 속도 1 nm/min 미만으로 정리한다. 질화막이 분당 수 nm만 깎여도 받아들일 수 없을 만큼 얇아진다는 것이다. 이 억제는 슬러리 pH가 질화막의 등전점보다 낮을 때 일어난다. 그래서 STI CMP는 흔히 두 단계로 나눈다. 넘친 산화막을 먼저 빨리 걷어 내고, 마지막에 질화막에서 선택적으로 멈추는 슬러리로 마무리한다.

하지만 선택비 66이라는 숫자에는 함정이 있다. 이 값은 맨 웨이퍼에서 잰 것이다. Pan 등은 블랭킷에서 200:1까지 보고된 고선택비 슬러리로 산화막을 채우지 않은 STI 웨이퍼를 연마해 보았다. 활성 밀도가 낮은 곳으로 갈수록 질화막 속도가 밀도 효과만으로 설명되는 것보다 훨씬 빨리 올랐다. 이른바 고선택비 슬러리가 활성 밀도가 낮은 영역에서 선택비를 잃은 것이다. 활성 영역의 가장자리 질화막도 안쪽보다 훨씬 빨리 깎였는데, 저자들은 트렌치가 질화막 면 아래로 파이기 시작하면 가장자리의 국소 압력이 커지기 때문으로 보았다. 넓은 트렌치는 가운데가 접시처럼 파인다. 폭 100 µm STI 선의 Dishing은 밀도 37.5%에서 약 80 nm, 75%에서 약 20 nm였다는 결과가 있고, 패드 돌기가 뾰족하면 Dishing과 Erosion이 두 배 넘게 커졌다. 아래 시뮬레이터에서 슬러리, 과연마, 저밀도 영역의 밀도를 바꾸며 예산이 어떻게 쓰이는지 보자.

근거: 질화막 170 nm와 예산 항목, CMP 속도 편차 ±8%, 블랭킷 선택비 3.9·5.8·35·66·100, 활성 면이 블랭킷 속도 ÷ 밀도로 깎이는 밀도 모델, 파일수록 압력이 둘레로 옮겨 가는 제거 속도 그림, 넓은 STI 트렌치 Dishing의 크기와 밀도 경향. 속도와 두께, 최대 Dishing은 학습용 값이다.

시뮬레이터의 ①은 과연마가 왜 필요한지, ③은 왜 위험한지 보여 준다. 웨이퍼 안에서 속도가 ±8% 흔들리면 가장 느린 자리를 기다리는 동안 가장 빠른 자리, 그리고 활성 밀도가 낮아 산화막이 먼저 걷힌 영역은 그만큼 질화막을 더 내준다. 그렇다면 밀도가 다른 영역을 한 번에 연마하면 실제로 어떤 모습이 될까. Pan 등의 측정으로 확인해 보자.

그래프의 근거: 연마 전 산화막 8235 Å·질화막 1873 Å, 연마 뒤 밀도에 따라 질화막 543 Å에서 산화막 770 Å까지 남은 범위, 약 4:1 슬러리와 IC1000 패드. 밀도가 높은 쪽의 질화막 두께는 논문에 따로 적혀 있지 않아, 위에 산화막이 남은 만큼 아직 깎이지 않았다고 보고 연마 전 두께로 그렸다(원리에서 나온 해석).

산화막을 어떤 방법으로 채웠는지도 밀도를 바꾼다. Pan 등에 따르면 선폭과 간격이 0.5 µm보다 작은 배열은 마스크 밀도가 50%여도, 산화막이 고르게 덮이는 SACVD로 채우면 산화막 패턴 밀도가 100%에 가깝고, 증착과 스퍼터링이 함께 일어나 스스로 평평해지는 HDP-CVD로 채우면 0%에 가깝다. 그래서 HDP로 채운 배열은 같은 조건에서 훨씬 더 과연마되어 질화막이 얇아지고 가장자리 침식도 심했다. 최적의 설계 규칙이 채움 방법마다 달라야 한다는 뜻이다. 웨이퍼 자체의 미세한 굴곡도 예산을 쓴다. Boning과 Lee는 맨 웨이퍼의 mm 거리에 걸친 10~100 nm의 높낮이(Nanotopography)가 STI에서 낮은 곳에는 산화막을 남기고 높은 곳에서는 질화막을 지나치게 깎으며, 단단한 패드일수록 질화막이 더 얇아진다고 보고했다. 이들은 130 nm 기술에서 질화막이 20 nm 넘게 얇아지면 실패로 정의했다. 패턴 밀도가 왜 이런 차이를 만드는지는 5장에서 자세히 다룬다.

ILD·PMD: 다음 층이 쌓일 기준면

트랜지스터를 다 만들면 그 위를 절연막으로 덮고, 절연막에 구멍을 뚫어 W 플러그로 첫 금속 배선과 잇는다. 트랜지스터와 첫 금속 사이의 절연막을 PMD(Pre-metal dielectric, 금속 전 절연막)라 하고, 금속 배선층과 배선층 사이의 절연막을 ILD(Interlayer dielectric, 층간 절연막)라 한다. PMD는 게이트 사이의 좁은 틈을 메워야 하므로 HDP-CVD나 오존/TEOS 열 CVD 같은 갭필 공정으로 채운다. 장비사는 이런 갭필의 쓰임새로 STI, PMD, ILD, IMD를 함께 든다. 막을 덮고 나면 그 아래 게이트와 배선의 높낮이가 막 표면에 그대로 옮겨 온다. 이 굴곡을 깎아 다음 노광과 배선이 쓸 평평한 기준면을 만드는 것이 ILD·PMD CMP다.

절연막 CMP가 처음 들어온 이유는 노광의 초점 깊이였다. Havemann과 Hutchby는 해상도가 높아지며 초점 깊이가 줄자 노광할 면을 평평하게 하려고 절연막 CMP를 도입했고, 평평해진 절연막이 금속 잔여물을 지우려는 과식각까지 줄였다고 정리한다. Patrick 등은 1991년에 층간 절연막을 CMP해 배선 기둥 꼭대기의 산화막을 걷어 내고 다음 배선층을 위한 평면을 만들면 공정이 단순해지고 신뢰성과 수율이 오른다고 보고했다. 초점 깊이가 평탄화를 요구하는 이유는 1장에서 다뤘다.

ILD 슬러리는 대개 흄드 실리카 약 10 wt%를 pH 11 근처에 띄운 것이다. Raghavan 등의 정리에 따르면 절연막의 제거는 주로 기계적이라 속도가 분당 2500 Å 정도이고, pH 약 11에서는 입자와 막이 모두 음전하를 띠어 서로 밀어내는데도 분당 2000 Å까지 나온다. 높은 pH의 OH⁻가 산화막 표면을 녹이고 무르게 해 거드는 것이다. 연마할 막이 넓고 멈출 막이 없다는 점이 STI와 가장 큰 차이다. ILD·PMD CMP는 멈춤막 없이 목표 두께에서 끝난다. 그래서 종말점 신호보다 연마 시간과 연마 전후의 두께 계측이 제어의 중심이 되는 경우가 많다. Fang 등은 연마 중 센서가 들어오는 막 두께의 변동을 바로 보정할 수 있는 대신 패턴 인식과 절대 두께가 약하고, 장비에 붙은 온라인 계측은 그 반대라고 비교한 뒤, 측정 결과로 다음 로트의 연마 시간을 EWMA로 고치는 제어를 보였다. 실제 제어 방식은 막과 장비에 따라 다르다. 연마 시간과 종말점의 제어는 8장에서 다룬다.

멈춤막이 없는 대가는 칩 안의 두께 차이다. Stine 등의 밀도 모델은 위로 솟은 면이 블랭킷 제거 속도를 그 자리의 패턴 밀도로 나눈 속도로 깎인다고 놓는다. 국소 단차가 사라진 뒤의 최종 두께는 밀도에 비례해 달라진다. 이들의 시험에서 설계 밀도 0.08인 구조는 1.088 µm, 1.00인 구조는 1.554 µm가 남았다(연마 전 단차 0.829 µm). 밀도를 평균하는 거리, 곧 상호작용 거리는 약 3.5 mm였다. 산화막 CMP의 평탄화 길이는 보통 3~7 mm 수준이다. Fang 등은 더미 구조가 없으면 다이 안 ILD 두께 범위가 3000~5000 Å까지 커져 패턴 없는 웨이퍼의 범위(1000 Å 미만)를 훌쩍 넘는다고 보고했다. Kahng 등도 층간 절연막 두께 변동 4000 Å가 흔하다고 적고, 0.35 µm 세대 무렵부터 파운드리가 금속층 밀도를 0.40~0.70 같은 범위로 묶는 규칙을 두었다고 소개한다. 밀도 모델의 시뮬레이터와 더미 채우기는 5장에서 직접 해 본다.

W 플러그: 플러그는 남기고 넘친 W는 없앤다

PMD에 뚫은 콘택 구멍과 배선 사이의 비아는 금속으로 채워 위아래를 잇는다. 이렇게 채운 기둥을 플러그(Plug)라 하고, 오랫동안 W가 그 재료였다. W는 SiO₂에 잘 붙지 않아서 구멍에 먼저 Ti/TiN을 얇게 깔고, CVD로 W를 덮어 구멍을 채운다. 그러면 구멍 밖 평지까지 W가 넘쳐 덮인다. W CMP는 넘친 W를 걷어 Barrier(Ti/TiN)에서 멈추고, 이어 Barrier를 걷어 절연막에서 멈추는 단계로 진행된다. Intel의 1993년 출원 특허는 지름 4500 Å인 플러그를 위해 W를 4000~5000 Å 덮는 예를 들었다. 콘택에서 W 플러그가 하는 일은 METAL 책 6장에서 다룬다.

W를 깎는 화학은 산화와 연마의 경쟁이다. IBM의 Kaufman 등은 1991년에 기계 작용이 W 위의 부동태 막을 계속 깨뜨리고 화학 작용이 W를 걷어 내며, W 제거가 W를 녹이는 식각 반응과 WO₃를 다시 만드는 부동태 반응의 경쟁이라고 설명했다. 산화물은 금속보다 훨씬 무르다. W의 표면 경도와 탄성률이 22.5 GPa와 450 GPa인 데 비해 WO₃는 7.5 GPa와 125 GPa다. 그래서 산화제가 표면을 WO₃로 바꾸고 입자가 그것을 걷어 내는 순환이 빠를수록 W가 빨리 깎인다. Cabot의 특허 실시예에서 화학 성분 없이 43 Å/min이던 W 속도는 H₂O₂ 5%를 넣자 385, 여기에 촉매인 질산철 0.05%를 더하자 6214 Å/min이 되었다. 이 화학의 자세한 그림과 시뮬레이터는 3장에 있다.

문제는 이 경쟁이 한쪽으로 기울 때다. Intel의 특허는 Kaufman 등이 쓴 pH 5 넘는 Ferricyanide 슬러리가 플러그를 절연막 아래로 파이게 했고, 웨이퍼 전체의 W를 확실히 지우려고 과연마를 하면 더 파이며, 무른 패드를 쓰면 더 심해졌다고 적는다. 플러그 윗면이 절연막보다 내려앉은 것이 5장에서 정의한 Recess다. 반대로 pH 2 미만의 슬러리는 잘 깎였지만 위험물로 다뤄야 하고 장비를 부식해, 이 특허는 pH 2~4를 절충점으로 골랐다. 같은 특허의 슬러리는 W를 분당 1600~2400 Å 깎았고 W:SiO₂ 선택비가 25:1을 넘었다. 25% 과연마에서 Recess는 약 500 Å였는데, 1990년대 초의 큰 플러그에서는 이것을 작은 값으로 내세웠다. Recess를 키우는 또 하나의 원인은 단계 사이의 속도 불균형이다. W 슬러리로 TiN을 깎으면 TiN 속도가 약 450 Å/min으로 느려 그동안 W가 계속 파이므로, 이 특허는 슬러리를 9:1로 묽혀 TiN을 약 800 Å/min, W를 1000 Å/min 아래로 맞췄다.

CVD로 채운 W 플러그에는 약점이 하나 더 있다. 구멍의 양쪽 벽에서 자란 W가 가운데서 만나면 세로 이음매가 남는데, 이를 Seam(Seam·Keyhole, 플러그 가운데의 이음매)이라 한다(Seam이 생기는 이유는 CVD 책 5장). LSI Logic의 특허는 연마 중 슬러리가 이 이음매를 화학적으로 열어 V자 틈을 만들고, 그 틈으로 슬러리와 잔여물, 세정 약액이 들어가 플러그를 상하게 한다고 설명하고, 연마 전과 연마 중에 티아졸 계열 억제제를 이음매에 스며들게 하는 방법을 내놓았다.

플러그가 외따로 있느냐도 중요하다. TSMC의 2017년 우선권 특허는 플러그 부식이 밀집 영역(피치 예 50 nm)보다 고립 영역(피치 예 1.0 µm)에서 더 심하다고 적는다. 연마 중 플러그 표면 근처의 금속 이온 농도가 고립 영역에서 낮기 때문이라는 설명이다. 이 특허가 든 예에서 고립 영역의 Recess는 최대 50 Å(0~100 Å), 밀집 영역은 0 Å(0~20 Å)였다. 슬러리나 헹굼 용액에 W 또는 Co 이온을 넣어 주면 두 영역 모두 Recess를 2 nm 미만으로, 정적 식각을 분당 2.5 Å까지 줄이면서도 분당 30 nm 넘게 연마할 수 있다고 한다(pH 2~4의 W 화학). 반대쪽 위험은 과연마가 길 때 오는 절연막 손실이다. Cabot의 특허는 W 연마 단계가 길면 SiO₂가 과연마되어 Erosion이 생기고 미세 선을 노광하기 어려워진다고 적는다. 다만 W 플러그 밀집 배열의 Erosion을 수치로 보인 공개 자료는 찾지 못했다. 그래서 아래 도전 과제의 Erosion은 경향만 맞춘 학습용 값이다.

과연마는 왜 꼭 필요할까. Intel의 특허는 과연마가 절연막 위의 모든 도체를 확실히 지워 전기적 단락을 막는다고 설명한다. 웨이퍼의 모든 자리가 같은 속도로 깎이지 않으니, 가장 늦게 끝나는 자리를 기다리는 시간이 곧 과연마다. 그 시간 동안 가장 일찍 끝난 자리는 Recess와 Erosion을 쌓는다. 이 줄다리기를 직접 풀어 보자.

근거: 과연마는 모든 도체를 지워 단락을 막으려고 하며 Recess를 키운다는 점, W 속도 1600~2400 Å/min·W:SiO₂ 25:1 초과·TiN 약 450 Å/min, 고립 플러그가 더 파이고 금속 이온을 넣으면 Recess가 2 nm 미만이 된다는 점, 긴 W 연마가 Erosion을 부른다는 점, 선택·비선택 W 슬러리와 W 버프 슬러리가 따로 있다는 공급사 설명.

Cu: 빠른 제거와 정밀한 마무리를 나눈다

Cu 배선은 절연막에 홈과 구멍을 먼저 판 뒤 Cu를 채우고, 넘친 Cu와 Barrier를 CMP로 걷어 내는 다마신으로 만든다. Cu를 식각으로 선 모양으로 깎기 어렵기 때문이다. 다마신의 흐름, Cu 슬러리의 산화제·착화제·억제제, Dishing과 Erosion의 기본은 METAL 책 5장에서 시뮬레이터와 함께 다뤘다. Sampurno는 외딴 배선의 Overburden을 높은 전역 평탄도로 걷어 낼 수 있는 방법은 Cu CMP뿐이라고 정리한다. 이 절에서는 STI·W와 비교해 Cu가 무엇이 다른지, 그리고 레시피를 왜 여러 단계로 나누는지에 집중한다.

가장 큰 차이는 걷어 낼 막이 두 가지라는 점이다. Cu와 Barrier(Ta/TaN)는 화학이 전혀 달라 한 슬러리로 둘을 알맞게 깎기 어렵다. ATMI의 특허는 화학이 다른 두 슬러리를 흔히 쓴다고 설명한다. Step I(Cu bulk step)은 두꺼운 Cu를 빨리 걷어 내고 Barrier에서 멈춘다. Step II(Barrier step)는 Barrier를 빠르게 걷어 내고 절연막이나 Cap막에서 멈춘다. Step I은 압력을 낮춰 살며시 내려앉는 Soft landing(Touchdown)과 과연마로 끝나는데, 이때 Dishing과 Erosion이 자주 생긴다. MIT 연구진은 Cu CMP에 본래 벌크 Cu, Barrier, 과연마의 세 단계가 있다고 정리했고, Park 등의 실험에서는 단계를 나눈 연마가 같은 과연마의 한 단계 연마보다 Dishing과 Erosion이 작았다. Barrier의 두께는 170~250 Å 정도다.

두 단계의 선택비는 서로 뒤집혀 있어야 한다. Tugbawa 등의 모델에서 1단계 슬러리는 Cu를 Barrier나 절연막보다 훨씬 빨리 깎고, 2단계 슬러리는 Barrier와 절연막을 Cu보다 조금 빨리 깎는다. 1단계에서는 넓은 배선의 Dishing이 커지다 포화하고 Erosion이 자란다. 2단계에서는 절연막이 Cu보다 빨리 내려가므로 Dishing이 오히려 줄고, Erosion은 계속 자라 블랭킷 절연막 속도에 가까워진다. Xu 등도 Cu 단계에서 생긴 Dishing을 바로잡으려면 Barrier의 제거 속도가 Cu보다 커야 한다고 보고, Ru Barrier에서 Ru:Cu 속도 비를 1.13:1로 맞췄다. Ta Barrier 슬러리로는 콜로이달 실리카 8~10 wt%를 pH 9~10에 띄우고 H₂O₂를 넣은 조성이 대표적이다.

단계를 바꾸는 순간은 종말점이 알려 준다. Applied Materials와 MIT의 1999년 보고에서 Mirra 장비의 Platen 세 개에는 각각 광학 종말점 장치가 달려 있었고, 세 단계 Cu 공정이 단계마다 다른 슬러리를 썼다. 저자들은 튼튼한 종말점 간섭계를 Cu CMP 제어의 핵심 차별점으로 꼽았다. 같은 보고의 숫자는 과연마의 무게를 보여 준다. 폭 100 µm 트렌치는 연마 시간의 약 67%가 지나야 평평해졌고, 그 뒤 Dishing은 과연마에 따라 계속 늘었다. 균일도가 좋으면 최적 과연마에서 Dishing이 약 500 Å였지만, 약 5000 Å를 목표로 한 아래층 Cu는 관리가 나쁘면 두께의 50%까지 잃을 수 있었다. 필요한 과연마는 도금 두께와 제거 속도의 균일도, 그리고 종말점 능력에 달려 있다. 아래층의 Dishing과 Erosion은 위층으로 옮겨 가 위층 CMP 뒤에 금속 잔여물을 남기기도 했다. 아래 애니메이션에서 단계별 종말점과 두 과연마를 직접 정해 보자.

근거: Step I·II의 역할과 Soft landing·과연마에서 생기는 Dishing·Erosion, 두 단계 슬러리의 속도 순서와 2단계에서 Dishing이 줄고 Erosion이 자라는 경향, 제거 속도 그림, Barrier가 Cu보다 빨라야 Dishing을 바로잡는다는 점, Barrier 두께 범위, 과연마가 잔여물을 지워 회로를 떼어 놓는다는 점과 100 µm 트렌치의 Dishing 크기. 숫자는 학습용이다.

Cu는 W와 달리 스스로 보호막을 만들지 못해 부식에 약하다. 그래서 슬러리의 억제제(BTA)가 Cu 표면을 지키는데, 이 보호가 늘 믿을 만하지는 않다. ATMI의 특허는 H₂O₂와 글리신을 쓰는 Step I 슬러리에서 연마 중 OH 라디칼이 생기고, 녹아 나온 Cu²⁺를 넣으면 BTA를 쓴 계의 정적 식각이 크게 올랐다고 보고한다. 이 특허는 슬러리를 묽힐수록 Cu 부식 속도가 거듭제곱 법칙으로 줄어든다는 점을 이용해 Soft landing과 과연마를 부드럽게 하자고 제안한다. Barrier 단계에서는 Cu와 Ta가 한 슬러리 속에서 함께 드러나 갈바닉 부식이 생길 수 있다. 회로가 있는 웨이퍼에서는 빛을 받은 PN 접합이 작은 전지가 되어 BTA가 있는데도 Cu가 녹는 일도 있다. 연마가 끝난 뒤의 시간도 문제다. Panasonic의 특허는 빛을 완전히 막고 초순수를 공급했는데도 최종 연마가 끝난 뒤 5분 넘게 지나면 수율이 크게 떨어졌다고 적는다. 갈바닉·빛 부식과 대기 시간의 관리는 9장에서 자세히 다룬다.

게이트와 Poly: 높이를 nm로 맞춘다

CMP는 배선을 넘어 트랜지스터 한가운데까지 들어왔다. High-k 절연막과 금속 게이트를 쓰는 트랜지스터는 Poly-Si로 임시 게이트를 먼저 만들고, 고온 공정이 끝난 뒤 그 자리를 금속으로 바꾸어 넣는다. 이 방식을 RMG(Replacement metal gate, 대체 금속 게이트)라 한다. Headley는 Intel이 2007년 45 nm에서 RMG를 도입했고, 여기에는 임시 Poly의 윗면을 여는 CMP와 금속 게이트 CMP의 두 단계가 필요하다고 정리한다. Fujifilm은 앞의 단계를 POP(Poly open polish)라 부르고, 질화막과 산화막을 비선택적으로 깎다가 Poly-Si에서 멈추는 슬러리를 내놓았다(공급사 주장).

금속 게이트 CMP의 목표는 STI나 Cu보다 한층 빡빡하다. IBM·GLOBALFOUNDRIES·Clarkson 대학 연구진은 20 nm 이후 RMG의 Al CMP를 이렇게 설계했다. 먼저 절연막에 높은 선택비를 가진 슬러리로 Al을 모두 걷어 내고, 이어 Al과 산화막을 비선택적으로 깎는다. 이때 측벽 SiN의 패임을 없애고, 밀집하거나 긴 게이트에서 Al 손실을, 넓게 트인 영역에서 산화막 손실을 줄여, 밀도와 게이트 길이에 관계없이 게이트 높이를 수 nm 안에 맞추는 것이 목표다. 여기서도 두 금속이 만난다. 산성 Al 슬러리 속에서 Al 아래의 Co 젖음층이 정적 부식과 Al–Co 갈바닉 부식으로 Pitting을 일으켰고, 연구진은 Co 억제제와 조성으로 두 금속의 부식 전위 차를 약 10 mV로 줄였다. Zhang 등은 RMG Al CMP의 주요 결함으로 떨어져 붙은 입자, 미세 긁힘, 부식을 꼽고 패드, 압력, 속도, 유량, 연마 뒤 세정을 조정해 줄였다. Entegris는 HKMG 게이트의 Al과 복잡한 일함수 금속 층을 걷어 내고 산화막에서 멈추며 Al Recess를 줄이도록 설계한 슬러리를 내세운다(공급사 주장). AGC는 자사 세리아 슬러리가 STI와 RMG에서 22 nm 양산에 쓰였다고 발표했다(공급사 주장).

Poly-Si 자체를 깎는 CMP도 있다. 성균관대와 SK hynix 연구진은 다치 셀 NAND의 Poly-Si 분리 CMP에 높은 Poly 속도와 높은 Poly:산화막 선택비가 필요하다고 설명한다. 고형분을 늘리면 속도는 오르지만 입자 결함이 생기고, 선택비를 위한 고분자 첨가제는 유기 잔여물을 남겨 CMP 뒤 세정을 어렵게 한다. STI에서 본 '선택비를 얻는 첨가제가 세정의 짐이 된다'는 맞바꿈이 여기서도 되풀이된다. Fujifilm은 TMAH를 쓰지 않는 Poly-Si 슬러리를 따로 내놓았다(공급사 주장).

새 금속과 3D 집적: Co·Ru, TSV, 하이브리드 본딩

Co와 Ru: 두 금속이 만나는 슬러리

배선이 가늘어지면서 Cu와 W 일부를 Co, Ru, Mo가 대신하기 시작했다(이유는 METAL 책 8장). 금속이 바뀌면 슬러리도 바뀐다. Entegris는 Cu용 조성이 Mo, W, Co, Ru에서 같은 결과를 내지 못한다고 적는다. Versum Materials의 특허는 Co 배선을 연마할 때는 분당 1000 Å 넘는 속도가, Co를 Barrier로 쓸 때는 보통 500 Å 미만이 필요하다고 구분하고, 두 가지 킬레이트제로 Co의 개방 회로 전위를 Cu에 가깝게 맞춰 Co/Cu 계면의 갈바닉 부식을 줄이는 조성을 내놓았다. Applied Materials의 Co 콘택·배선 흐름은 Co용 슬러리를 쓰는 Reflexion LK Prime CMP로 끝난다(장비사 자료). Fujifilm은 벌크 Co와 마무리를 나눈 두 단계 Co 슬러리, 분당 1000 Å 넘는 Ru 슬러리와 Mo 슬러리를 내세운다(공급사 주장).

Ru는 화학이 특히 까다롭다. Cabot의 특허에 따르면 Oxone이나 질산세륨암모늄 같은 강한 산화제는 Ru를 독성이 있는 RuO₄로 산화하고, 순한 H₂O₂와 무른 입자로는 분당 100 Å에 못 미친다. Xu 등은 산성에서 생기는 RuO₄를 피하려고 pH 9의 H₂O₂ 슬러리를 썼다. Ru는 모스 경도가 6.5로 Cu(2.5)보다 훨씬 단단하다. 그리고 Ru를 Barrier로 쓰면 Barrier 단계에서 Cu와 Ru가 한 슬러리 속에 함께 드러난다. 무슨 일이 생길지 먼저 예측해 보자.

그래프의 근거: 표준 전위 Cu 0.337 V·Ru 0.45 V, 부식 전위 차 20 mV 미만을 갈바닉 부식이 억제된 기준으로 보는 점과 EDA·MBTA·SDBS로 얻은 17 mV, pH 10에서 니코틴산이 Cu–Ru 전위 차를 0.49 V에서 0.09 V로 줄인 결과, RMG Al CMP에서 Al–Co 부식 전위 차를 약 10 mV로 줄인 결과. 가로축은 로그 눈금이다.

TSV: µm를 깎는 CMP

칩을 위아래로 쌓으려면 실리콘을 꿰뚫는 굵은 Cu 기둥, TSV(Through-silicon via, 실리콘 관통 전극)가 필요하다. 여기서는 CMP가 깎는 양의 자릿수가 달라진다. Entrepix의 Rhoades는 지름 75~100 µm의 TSV를 채우느라 Cu를 약 45 µm 도금하면 표준 슬러리로 45~60분이 걸렸지만, 분당 4 µm 넘는 고속 공정으로 약 43 µm를 10~12분에 걷어 냈다고 보고했다. 80 µm TSV의 Dishing은 최대 5분 과연마에도 0.25 µm로, 목표인 1 µm 미만에 들었다. 웨이퍼 뒷면에서 TSV를 드러내는 뒷면 노출(Reveal) CMP는 연삭을 TSV 3~15 µm 앞에서 멈춘 뒤 Si를 빨리 깎되, Cu와 산화막의 속도를 비슷하게 맞추고 Barrier도 깎이며 Dishing과 거칠기가 작아야 한다. Fujifilm은 TSV Cu 제거용으로 아주 높은 제거 속도의 슬러리를 내세운다(공급사 주장). ILD가 µm 이하를 깎고 TSV가 수십 µm를 깎는다면, 다음 공정은 nm를 맞춘다.

하이브리드 본딩: 몇 nm의 승부

하이브리드 본딩(Hybrid bonding)은 두 웨이퍼나 다이의 표면을 맞대어 Cu 패드끼리, 절연막끼리를 한 번에 붙이는 접합이다. 흐름은 이렇다. SiO₂나 SiCN을 덮고, 패드 자리를 식각하고, Ta/TaN Barrier를 깔고 Cu를 도금한 뒤, Cu와 Barrier를 차례로 걷어 내는 두 단계 CMP를 한다. 그다음 플라즈마로 표면을 활성화해 상온에서 붙이고, 어닐로 Cu끼리 잇는다. imec에 따르면 양산은 이미 약 1 µm 피치(이미지 센서, 3D NAND 위에 붙인 CMOS)로 mm²당 약 백만 개의 연결을 만든다. CMP는 웨이퍼 전체의 균일도에 맞춰 Cu가 수 nm만 파인 아주 평평한 절연막을 만들어야 하고, imec은 더미 패드와 개선한 CMP로 400 nm 피치에서 웨이퍼 전체의 Cu 패드 높이를 맞췄다. SiCN은 SiO₂보다 접합 에너지가 크고 Cu와 기체의 확산을 막아 접합면 재료로 쓰인다. 다이를 웨이퍼에 붙이는 2 µm 피치 시연에서는 Cu 패드 Recess를 2.5 nm 미만으로 맞추려고 Cu/SiCN CMP를 세심하게 최적화했다.

Cu를 일부러 조금 파이게 두는 이유가 있다. 상온에서는 절연막끼리 먼저 붙어야 하고, 어닐 때 Cu가 절연막보다 더 팽창해 남은 틈을 메운다. imec의 Inoue 등은 이것을 Cu pumping(어닐 때 Cu가 부풀어 틈을 메우는 현상)이라 부르고, 미세 피치에서는 Cu Recess나 돌출이 5 nm 미만이어야 한다고 적는다. 양쪽이 모두 파여 있으면 식은 뒤 Cu–Cu 계면에 큰 인장 응력이 남으므로 이상적으로는 양쪽 모두 Recess가 0이어야 한다. 이들이 잰 CMP 뒤 Cu Recess는 피치 1.4 µm에서 −2.28 nm(σ 0.35), 2.0 µm에서 −2.18 nm였다. 미세 피치에서는 Barrier CMP의 선택비를 맞추기가 어려워 패드가 수 nm 파인 채 끝나기 쉬웠고, 연구진은 영역 선택 무전해 Cu로 Recess를 돌출로 바꿔 350 °C 어닐 뒤 Void 없는 계면을 얻었다. Intel의 Basim은 SiCN에서 RMS 0.10 nm의 거칠기를 얻을 수 있고 거칠기가 접합 강도에 바로 영향을 준다고 정리한다. Dishing은 보통 수 nm이고, 적절한(약 400 °C) 어닐과 함께 1~5 nm 안에서 관리해야 한다. Dishing이 너무 작거나 어닐이 너무 뜨거우면 절연막 계면에, 너무 크거나 어닐이 너무 차면 Cu 계면에 Void가 생긴다. Sandia의 자료로는 Cu Recess가 5~25 nm, 어닐 전 Cu–Cu 틈이 9~47 nm였다. Le와 Choa의 계산에서는 200 °C 어닐 때 Dishing이 5 nm를 넘으면 접합되지 않은 면적이 10%를 넘었고, Dishing이 작을수록 Cu 돌출이 만드는 응력이 커졌다. Cu와 Barrier 모서리의 갈바닉 부식은 평균 Dishing보다 약 5 nm 더 깊었다.

근거: 어닐 때 Cu가 절연막보다 더 팽창하며 그 크기가 Cu 높이·열팽창 차·어닐 온도에 달렸다는 점, 약 400 °C에서 1~5 nm의 Dishing 창, 너무 작으면 절연막 Void·너무 크면 Cu Void, Recess·돌출 5 nm 미만과 Cu pumping, Recess 2.5 nm 미만의 시연, 200 °C에서 5 nm 넘는 Dishing이 접합되지 않은 면적을 키운다는 계산. 팽창 계수와 응력 한계는 학습용 가정이다.

접합 온도를 낮추려는 시도도 CMP의 요구를 바꾼다. ITRI와 Brewer Science는 나노 결정 Cu와 고분자를 함께 쓰는 하이브리드 본딩을 150 °C에서 보였는데, 맞춤 슬러리(입자 60 nm, Cu:고분자 선택비 20:1)로 Dishing을 7 nm(낮은 압력)·14 nm(높은 압력)까지 줄였고 다른 슬러리로는 약 1 µm였다. 표면 거칠기 Ra는 0.26 nm였다. 같은 '패드를 남기고 둘레를 걷어 내는' CMP인데, Cu 다마신에서 수십 nm까지 허용되던 Dishing이 여기서는 한 자릿수 nm로 좁아진 것이다.

응용마다 다른 장비 구성과 소모품

응용이 다르면 장비를 쓰는 방법도 달라진다. 단계를 나누는 공정은 Platen을 여러 개 가진 장비에서 웨이퍼가 Platen 사이를 옮겨 다니며 단계마다 다른 슬러리와 패드를 만난다. Applied Materials는 Reflexion LK를 업계 유일의 3 Platen 순차 연마 플랫폼이라 부르고 세 단계 CMP에 맞췄다고 설명하며, 같은 장비에 Desica 세정기와 Marangoni 증기 건조를 붙였다. Reflexion LK Prime은 패드 4개, 헤드 6개, 세정 챔버 8개, 건조 챔버 2개로 두 단계 CMP에 맞췄고, 스테이션마다 순차·병렬·배치로 쓸 수 있어 3D NAND의 두꺼운 막을 여러 Platen에 나눠 연마할 수 있다고 한다. 1999년의 Mirra에서도 Platen 세 개가 각자 광학 종말점 장치를 달고 세 단계 Cu 공정을 나눠 맡았다. 반대로 Fujifilm은 Cu 연마를 Platen 하나로 줄이는 슬러리를 내세운다(공급사 주장). Platen 배정은 슬러리와 함께 정하는 설계 변수다.

세정기도 응용에 따라 나뉜다. Applied Materials의 200 mm 장비 Mirra는 Si·STI·Poly·W용 Mesa 세정기와 Cu 다마신·WLP·MEMS용 Desica 세정기(Marangoni 건조)를 구분해 싣는다. Ebara의 F-REX300XA는 테이블 하나와 헤드 하나로 된 두 모듈에 여러 단계 화학 세정을 갖추고 마른 웨이퍼를 넣어 마른 웨이퍼를 내보내는(Dry-in/Dry-out) 구성이다. KCTech는 자사 CMP 장비의 응용으로 W, Cu, OXIDE를 들고 두 연마부와 세정부를 갖췄다고 소개한다. Applied Materials의 Opta Quad는 두꺼운 Cu를 포함한 패키징 응용을 겨냥한다. Basim은 하이브리드 본딩 CMP에도 AMAT와 Ebara의 표준 CMP 장비를 쓴다고 정리한다. 장비 각 부분의 구조는 7장에서, 종말점 센서(마찰·광학·와전류)는 8장에서 다룬다. 장비사는 넓은 파장 분광이나 와전류 감지로 연마 중 두께를 보며 종말점과 프로파일을 제어한다고 설명한다.