어닐과 퍼니스 공정들

어닐이 하는 여러 가지 일

냉장고에서 꺼낸 버터를 상온에 두면 부드러워지고, 프라이팬에 올리면 녹는다. 같은 버터라도 몇 도에서 얼마나 두느냐에 따라 일어나는 일이 다르다. 웨이퍼도 그렇다. 반도체 공정에서 어닐(Anneal)은 웨이퍼를 데워서 무언가를 바꾸는 열처리를 넓게 가리키는데, 이 책에서는 막을 기르거나 쌓는 것이 주목적이 아닌 열처리를 어닐로 묶는다(이 책의 구분). 산화는 4장(열산화)에서, 짧고 뜨거운 열처리 장비는 6장(RTP와 레이저 어닐)에서 따로 다룬다.

어닐이 하는 일은 생각보다 다양하다. 가장 잘 알려진 것은 이온 주입 뒤의 손상 회복(Damage recovery)과 활성화(Activation)다. 이온이 밀어낸 실리콘 원자를 제자리로 돌리고, 도펀트를 격자 자리에 앉혀 전자나 정공을 내놓게 만든다. 이 내용은 IMP 책 9장(어닐링과 활성화)에서 자세히 다뤘으니 여기서는 되풀이하지 않는다. 퍼니스 장비사 ASM도 확산 공정이 흔히 이온 주입한 불순물을 전기적으로 활성화하거나 도펀트를 더 깊이 보내는 데 쓰인다고 설명한다. 나머지 일들을 표로 정리해 보자.

몇 가지를 더 풀어 보자. Drive-in은 이미 들어간 도펀트의 양은 그대로 두고 깊이만 키우는 열처리다(2장 Fick 법칙의 일정 총량 해). 치밀화는 CVD로 쌓은 산화막이 열산화막보다 무르고 식각이 빠른 것을 고치는 일이다. Digital Equipment의 특허는 트렌치를 채운 산화막을 수증기 속에서 어닐해 다지는 목적이 뒤의 식각에서 열산화막과 식각 속도를 맞추는 데 있다고 적는다. Alloy는 금속을 실리콘에 붙인 뒤 데워 접촉을 좋게 하는 일이다. 일리노이 대학의 실습 레시피는 Al 어닐이 Al–Si 계면의 접촉 저항을 낮추는 이유를, 높은 온도에서 Al이 계면에 남은 얇은 SiO₂의 산소를 빼앗아 Al₂O₃로 만들어 계면의 산화막을 없애기 때문이라고 설명한다. 응력을 조절하는 열처리도 있다. 한 RTP 장비사는 자사 장비의 쓰임새로 활성화, 실리사이드와 함께 치밀화 어닐과 응력 조절을 꼽는다(회사 설명).

표를 위에서 아래로 읽으면 한 가지가 눈에 띈다. 온도가 대체로 내려간다. 공정 앞쪽의 열처리는 1,000 °C를 넘나들고, 금속이 올라간 뒤의 열처리는 400 °C 근처에 머문다. 장비사 Applied Materials는 Soak, Spike, ms 어닐 가운데 무엇을 쓸지는 제조 순서의 그 시점에서 소자가 견딜 수 있는 온도와 시간이 정한다고 설명한다(회사 설명). 그 "견딜 수 있는 정도"를 숫자로 세는 법이 다음 절의 열 예산이고, 뒤로 갈수록 상한이 낮아지는 이유는 6절에서 본다.

열 예산이라는 장부

통장에는 입금과 출금이 모두 쌓인다. 한 번 쓴 돈은 되돌릴 수 없고, 잔고는 지나온 모든 거래의 합이다. 도펀트의 움직임도 그렇다. 어떤 열처리든 도펀트를 조금씩 움직이고, 한 번 퍼진 분포는 저절로 되돌아오지 않는다. Micron의 특허는 이것을 이렇게 적는다. 집적 회로마다 견딜 수 있는 총 열 노출의 한계, 곧 열 예산(Thermal budget)이 있고, 그 예산은 시간과 온도에 대한 모든 노출을 더해 계산한다. 시간에는 선형이지만 확산 속도는 온도에 따라 기하급수적으로 커진다.

장부에 적는 숫자는 확산 계수와 시간의 곱 \(Dt\)다. 2장에서 본 것처럼 분포가 퍼지는 거리는 \(2\sqrt{Dt}\)로 자라므로, 여러 단계를 거친 뒤의 분포는 각 단계의 \(Dt\)를 더한 값 하나로 정해진다. Waterloo 대학 강의 자료는 최종 분포가 전체 \(Dt\)로 정해지고 그 합은 가장 뜨거운 단계가 지배한다고 정리한다. 온도가 시간에 따라 바뀌면 합 대신 적분을 쓴다.

이 식으로 공정 흐름을 하나 따져 보자. 아래 PREDICT의 네 단계는 MIT 강의의 교육용 공정과 이 장의 출처들에서 가져왔다. 게이트 산화의 1,000 °C·60분은 그 강의 실습의 건식 산화 조건이고, 질화막 LPCVD의 780 °C는 한 특허가 적은 770~790 °C 경사의 가운데다. Spike는 1,044 °C까지 150 K/s로 올린 예다. 배선 공정의 400 °C는 배선 형성의 열 예산으로 보고된 온도이고, 질화막의 60분과 배선 공정의 합계 10시간은 이 장이 정한 학습용 가정이다.

답을 확인했다면 숫자를 다시 보자. 계산하면 B의 확산 계수는 1,000 °C에서 약 2.0×10⁻¹⁴ cm²/s, 400 °C에서 약 1.2×10⁻²⁶ cm²/s로, 600 °C 차이에 열두 자릿수가 벌어진다. 그래서 400 °C에서 10시간을 버텨도 1,000 °C의 1시간에 비하면 없는 것과 같다. 반대로 가장 뜨거운 Spike는 최고 온도 근처에 1초도 머물지 않아서, 60분짜리 산화의 1,000분의 1 수준에 그친다. 장부를 지배하는 것은 온도와 시간의 곱이 아니라, 온도에 지수로 걸린 D와 시간의 곱이다.

Spike처럼 온도가 계속 바뀌는 단계는 어떻게 셀까. 온도가 일정한 속도 \(C\)로 오르내리면, 최고 온도 \(T_0\)에서 머문 것과 같은 효과를 내는 시간은 승온과 냉각 각각 \(kT_0^2/(C\,E_a)\)다. 1,044 °C, 승온 150 K/s, 냉각 75 °C/s로 계산하면 B에 대해 약 0.8초다. 퍼니스도 순간 이동은 못 한다. MIT의 산화 튜브는 쉬는 동안 600 °C에 머물고, 웨이퍼는 600 °C 아래에서 넣고 뺀다. 1997년의 고속 승온 종형 퍼니스는 평균 75 °C/min으로 데우고 50 °C/min으로 식혔다. 이 속도로 계산하면 1,000 °C 단계의 승온과 냉각이 보태는 몫은 최고 온도에서 약 80초를 더 머문 것과 같다. 60분 공정에서는 2% 남짓이다.

이제 장부 전체를 펼쳐 보자. 한 가지를 꼭 기억하자. 도펀트는 자기가 들어온 뒤의 열만 겪는다. 공정 맨 앞의 STI 치밀화가 아무리 뜨거워도, 그 뒤에 주입한 S/D 도펀트의 장부에는 한 줄도 적히지 않는다(원리에서 나온 해석). 아래 시뮬레이터에서 "들어온 때"를 바꾸면 회색으로 바뀌는 단계가 그것이다.

근거: Dt 합, 확산 상수, 승온·냉각의 유효 시간, 퍼니스 대기 온도와 승온 속도, STI 치밀화, 게이트 산화, Poly·질화막 LPCVD 온도, Spike, NiSi, 배선 공정 온도, FGA.

시뮬레이터가 보여 주는 결론은 세 가지다. 첫째, 장부는 소수의 뜨겁고 긴 단계가 지배하고, 500 °C 아래 단계의 몫은 사실상 0이다. 둘째, 같은 흐름이라도 도펀트마다 장부가 다르다. 활성화 에너지가 큰 As는 높은 온도의 짧은 단계를, B는 중간 온도의 긴 단계를 상대적으로 더 무겁게 느낀다(계산에서 나온 해석). 셋째, 앞쪽의 큰 항목을 피할 수 있는 도펀트는 늦게 들어오는 도펀트뿐이다. 얕은 S/D 접합을 만들려면 S/D 주입 뒤의 열 공정을 짧고 차갑게 해야 한다는 뜻이고, 게이트 스페이서 막의 요건으로 낮은 증착 온도가 꼽히는 것도 같은 맥락에서 읽을 수 있다.

모델이 빠뜨린 것도 알아 두자. 산화 분위기에서는 실리콘 격자간 원자가 주입되어 B와 P가 빨리 퍼진다. 900 °C에서 30분 건식 산화하면 P 확산이 불활성 분위기의 15배였다는 측정이 있다. 그러니 실제 장부에서 산화 단계의 몫은 위 계산보다 크다. 주입 직후의 열처리에서는 TED가 더해진다(IMP 책 TED, 3장 도펀트 확산의 실제).

계면을 고치는 수소: Forming gas anneal

트랜지스터를 다 만들고 금속 배선까지 올린 뒤에도 웨이퍼는 한 번 더 데워진다. MIT 교육용 공정의 마지막 단계도 N₂와 H₂를 섞은 기체 속 400 °C의 Sinter다. 다 만든 소자를 왜 또 데울까. 답은 실리콘과 게이트 산화막이 만나는 계면에 있다.

실리콘 원자는 이웃 넷과 결합한다. 그런데 산화막과의 경계에서는 산소와도 실리콘과도 이어지지 못하고 결합 하나가 허공을 향해 남는 원자가 생긴다. 이렇게 끊어진 결합을 댕글링 본드(Dangling bond)라 하고, 계면의 이 결함을 전자 스핀 공명(ESR)으로 보이는 신호의 이름을 따서 Pb 센터(Pb center)라 부른다. Poindexter 등은 ESR로 센 Pb 밀도가 밴드갭 가운데의 계면 트랩(Interface trap, 밀도 Dit) 밀도에 비례하며, (100) 웨이퍼에서는 둘 다 (111)보다 약 3배 낮다는 것을 보였다. 이 관계는 800~1,200 °C 산화, n형과 p형, 여러 냉각 조건에서 모두 성립했다. 댕글링 본드에 붙잡힌 전자가 쌓이면 문턱 전압이 움직여 트랜지스터가 완전히 꺼지지 않고 누설 전류가 생길 수 있다. 그 전기적 의미와 C–V로 읽는 법은 5장(산화막의 품질과 계면)에서 다룬다.

Pb는 얼마나 많을까. Futako 등은 초고진공에서 깨끗한 Si(111)를 산화하며 ESR로 Pb를 셌다. 실리콘 한두 층만 산화해도 Pb 밀도가 약 2.5~3.0×10¹² cm⁻²에 이르렀고, 이는 두꺼운 산화막의 값과 같았다. 이들은 Pb가 두 물질 사이의 장거리 응력이 쌓여서가 아니라 처음 몇 원자층의 산화 반응에서 생긴다고 결론지었다. 산화 직후의 계면은 이미 결함투성이라는 뜻이다. 냉각 분위기도 중요하다. Razouk과 Deal은 준정적 C–V로 계면 준위를 재서, 질소나 아르곤에서 어닐·냉각한 산화막은 계면 준위가 많지만 낮은 온도의 수소 어닐을 거치면 산소에서 식힌 산화막보다도 낮아진다고 보고했다.

H₂가 Pb를 막는 반응, 다시 여는 반응

처방은 수소다. 작은 H₂ 분자는 회로의 여러 층을 지나 확산해 댕글링 본드와 반응한다. 끊어진 결합에 수소가 붙어 Si–H가 되면 더는 전하를 붙잡지 않는다. 이것을 수소 Passivation(Hydrogen passivation)이라 하고, 질소나 아르곤에 수소를 조금 섞은 Forming gas로 하는 열처리를 Forming gas anneal(FGA)이라 부른다. Brower는 (111) 계면의 Pb가 H₂와 반응하는 속도를 ESR로 쟀다. 반응은 약 220 °C 위에서 일어났고, 속도는 H₂ 농도와 Pb 밀도에 비례했으며, 속도 상수는 활성화 에너지 1.66 ± 0.06 eV의 Arrhenius 식을 따랐다. 수소가 붙은 센터는 진공에서 550 °C를 넘기면 다시 떨어졌다. Brower와 Myers는 두 반응을 이렇게 정리했다.

원자 수소를 직접 쬐면 더 빠를 것 같지만 그렇지 않다. Cartier 등은 원자 수소가 상온에서 Pb를 막는 반응과 다시 여는 반응을 함께 일으켜 Pb가 3~6×10¹¹ cm⁻²에 머물고, 원자 수소가 만드는 전체 계면 준위 가운데 Pb는 작은 일부일 뿐이라고 보고했다. FGA가 분자 수소를 쓰는 이유를 짐작할 수 있다(원리에서 나온 해석).

한 가지가 더 있다. 모든 Pb가 같은 속도로 막히지 않는다. Stesmans는 (100) 계면의 두 가지 Pb(Pb0, Pb1)가 평균 1.51, 1.57 eV 둘레로 표준편차 0.15 eV만큼 퍼진 활성화 에너지를 가진다는 것을 보였다. 자리마다 주변 구조가 조금씩 달라서다. 이 퍼짐이 FGA 조건을 정한다. Stesmans는 수소화와 해리를 함께 풀어, 1기압 H₂에서 흔히 쓰는 10~60분 어닐이라면 퍼짐 때문에 수소화 효율이 두 자릿수 떨어지고 최적 온도가 약 330~360 °C에서 400~430 °C로 올라간다고 분석했다. 400~430 °C는 실제로 흔히 쓰이는 온도다. 최적 조건이면 Pb는 1 ppm 아래까지 막을 수 있어서, 흔히 남는 (2~10)×10⁹ cm⁻²의 계면 트랩은 Pb가 아닌 다른 종류여야 한다.

이 장은 이 이야기를 학습용 모델로 옮긴다. 자리마다 활성화 에너지가 다른 Pb가 수소화와 해리를 동시에 겪는다.

계산해 보면 이 모델의 성질이 보인다. 1기압 순수 H₂, 400 °C에서 평균적인 Pb가 막히는 시간은 약 0.13초다. 그런데 활성화 에너지가 평균보다 표준편차 셋만큼 높은 자리는 H₂ 4%의 Forming gas에서 약 2시간이 걸린다. 평균이 아니라 꼬리가 시간을 정하는 것이다. 반대로 해리는 450 °C에서 평균 수명이 약 19시간이지만 550 °C에서는 약 8분이다. 아래 애니메이션에서 자리 하나하나가 막히고 열리는 모습을 보자.

애니메이션은 한 조건만 보여 준다. 온도와 시간을 함께 바꾸며 FGA의 "창"을 찾아보자. 아래 그래프의 굵은 곡선은 어닐 뒤 남은 Pb를 온도에 따라 그린 것이다. 압력 손잡이는 4절에서 다시 쓴다.

근거: 수소화 속도 상수와 활성화 에너지, 해리 에너지, 활성화 에너지의 퍼짐, 흔히 쓰는 조건과 남은 트랩, 처음 Pb 밀도, B 확산 상수.

그러면 실제 레시피는 어떨까. 공개된 자료의 FGA·Sinter 조건은 대체로 400~500 °C 안에 모여 있지만 기체 조성과 시간은 제각각이다. MIT 교육용 공정은 400 °C의 N₂:H₂ Sinter, UCSB 실습은 N₂H₂ 450 °C 15~30분을 쓴다. NC State의 Forming gas 전용 퍼니스는 질소 90%, 수소 10%를 쓰고 보통 500 °C에서 어닐하며 400~700 °C에서 운전할 수 있다. Micron의 특허는 배경 기술로 Forming gas 약 400 °C, 약 30분, H₂ 분압 약 20%를 적었고, DRAM 논문의 대조 시료는 4% H₂/N₂ Forming gas로 어닐했다. 위 모델로 보면 H₂ 비율이 낮을수록 같은 결과에 더 높은 온도나 더 긴 시간이 필요하다. 그런데도 낮은 비율을 쓰는 이유는 다음 현업 노트에 있다.

더 세게, 더 무겁게: 고압 어닐과 중수소

FGA에도 고민이 있다. 공정이 복잡해질수록 수소가 계면까지 가는 길이 멀고 막힌다. Micron의 특허는 자기 정렬 접촉을 위해 게이트를 덮는 질화막 구조가 수소 어닐보다 훨씬 먼저 만들어지고, 이 질화막이 게이트 산화막으로 들어가는 H₂의 확산을 크게 방해한다고 지적한다. 수소를 오래 데우면 될 것 같지만, 소자가 작아질수록 열 예산이 줄어 긴 수소 어닐 자체가 부담이 된다고도 적는다.

이 특허의 해법은 압력이다. 밀폐 챔버에 Forming gas를 넣고 압력을 올리면 회로를 이루는 재료 속으로 H₂가 더 빨리 확산하므로, 마지막 어닐의 온도나 시간을 줄여 전체 열 노출에 보태는 몫을 줄일 수 있다. Al 배선이라면 보통 300~500 °C, 최적은 약 400 °C이고, 1기압보다 높일수록 효율이 좋아지지만 최적 압력은 10~25기압 범위로 보았다. 이것이 고압 어닐(High-pressure anneal, HPA)의 생각이다. 3절 시뮬레이터에서 H₂ 4%, 30분으로 두고 압력을 1기압에서 5기압으로 올려 보자. 같은 결과를 얻는 온도가 내려간다. 모델로 계산하면 30분 안에 계면 결함 1×10¹⁰ cm⁻²를 맞추는 온도가 1기압 4%에서 약 425 °C, 5기압 4%에서 약 393 °C다.

압력과 함께 쓰는 또 하나의 손잡이가 중수소(Deuterium, D)다. 중수소는 수소의 무거운 동위원소다. 1996년 Lyding 등은 마지막 Sintering에서 수소 대신 중수소를 쓰면 MOS 트랜지스터의 핫 캐리어(Hot carrier) 열화가 크게 줄어 트랜지스터 수명이 10~50배 늘어난다고 보고하고 이를 새로운 큰 동위원소 효과라 불렀다. 핫 캐리어는 채널의 강한 전기장에서 큰 에너지를 얻은 전자나 정공이다. 핫 전자 스트레스를 받으면 계면에서 수소와의 결합이 끊기며 손상이 생긴다(신뢰성은 5장에서 더 다룬다).

왜 무거우면 덜 끊길까. Kizilyalli 등의 설명은 이렇다. 무거운 동위원소가 관여하는 화학 반응은 속도가 느려서, 핫 전자 스트레스를 받을 때 D와의 결합이 H와의 결합보다 끊기 어렵다. 그러나 결합 에너지와 들뜬 상태 같은 정적인 결합 성질은 둘이 같고, 실제로 스트레스를 주기 전의 트랜지스터 동작은 수소와 중수소 처리에서 똑같았다. 이 효과를 운동론적 동위원소 효과라 부른다. NMOS의 핫 캐리어 수명은 한 자릿수 늘었고, SIMS로 보니 보통의 어닐 온도인 400~450 °C에서 중수소가 층간 산화막을 빠르게 지나 Si/SiO₂ 계면에 쌓였다. 다음 해에는 다층 금속 배선 구조에서도 최적화한 중수소 Post-metal 어닐로 수명을 50~100배 늘렸고, 그 뒤에 마지막 SiN 보호막을 입혀도 효과가 남는다고 보고했다. 이처럼 금속 배선을 올린 뒤에 하는 어닐을 Post-metal anneal(PMA, 금속 공정 뒤의 어닐)이라 부른다.

중수소의 이득은 계면의 수소가 실제로 중수소로 바뀌어야 나온다. 아래 시뮬레이터는 이것을 학습용 모델로 보여 준다. 계면의 Si–H 자리 가운데 비율 \(f\)가 Si–D로 바뀌었고, 스트레스를 받을 때 D 자리가 H 자리보다 \(R\)배 느리게 끊긴다고 하자. 끊긴 자리가 일정 수에 이르는 시간을 수명이라 하면, 결함이 생기는 초기 속도가 \((1-f) + f/R\)에 비례하므로 수명 비는 그 역수다.

근거: 측정된 수명 개선 10~50배, 약 10배와 운동론적 동위원소 효과, 다층 배선의 50~100배.

고압과 중수소를 함께 쓴 결과도 있다. H. Hwang 연구진은 HfSiO 게이트의 MOSFET을 5기압 순수 중수소 속에서 400 °C로 어닐했다. 480 °C, 30분의 기존 Forming gas 어닐과 비교해 선형 드레인 전류가 늘고 계면 트랩 밀도가 줄었으며 핫 캐리어 신뢰성이 좋아졌다. 저자들은 고압 어닐로 계면 트랩 자리가 효과적으로 막힌 것과 중수소의 무거운 질량을 원인으로 들었다. 같은 그룹은 3D 셀 트랜지스터를 쓴 512-Mb DRAM에서 4% H₂/N₂ Forming gas 어닐 뒤에 100% D₂ 고압 어닐(400 °C, 30분)을 더하자 데이터 보존 시간이 늘었다고 보고했다. 트렌치 소자 분리 근처의 SiO₂/Si 계면에 D가 들어가 접합 누설 전류가 줄었기 때문으로 설명한다. 강유전 HfO₂ 소자에서도 고압 수소 어닐로 계면 트랩 밀도가 낮게 유지되어 내구성이 10⁹회까지 늘었다.

장비 쪽 이야기도 보자. 고압 어닐 장비로 널리 소개되는 회사는 한국의 HPSP다. 회사 연혁에 따르면 고압 산화 기술은 1980년대에 GaSonics가 처음 도입했고, HPSP는 2005년부터 이 기술로 GENI™, GENI-SE™ 장비를 만들었으며 이후 GENI-SYS를 IDM과 파운드리에 납품했다(회사 설명). SEMI 회원 명부에 회사가 직접 써 넣은 소개문은 이 장비를 기존 배치 퍼니스와 최대 25기압의 고압 공정을 여러 분위기에서 결합한 고압 어닐 공정(HPAP) 장비로 소개하고, 이것으로 열 예산을 낮춰 14 nm 이하 소자의 성능을 높인다고 적는다(회사 설명). imec의 보도자료는 HPSP를 반도체용 고압 수소 어닐 장비를 개발·생산하는 세계 최초이자 유일한 회사로 소개하고, 고압 어닐이 FinFET, GAA, DRAM, 3D NAND 제조에 적용되었다고 적는다(협력 기관 보도자료의 표현). 회사 웹사이트의 제품 소개에는 압력과 온도의 숫자가 없어서, 이 책이 확인한 25기압은 회사 제공 소개문의 값이다. 장비사와 협력 기관의 설명은 그 회사가 어떻게 자신을 소개하는지 알려 줄 뿐이고, 공정 효과의 독립적인 근거는 앞의 논문들이다.

퍼니스 속 다른 공정들

지금까지 본 열처리의 상당수는 같은 종류의 장비, 곧 웨이퍼 수십~수백 장을 보트에 싣고 석영관에 넣어 데우는 종형 퍼니스(Vertical furnace)에서 한다. ASM은 종형 퍼니스로 LPCVD, 확산, 산화를 하고, CVD는 진공 펌프로 낮은 압력을 만들어 한다고 설명한다. KOKUSAI ELECTRIC은 자사 배치 장비의 쓰임새를 증착(LP-CVD, ALD)과 열처리(열산화, 어닐, 확산)로 나누고, 대형 배치는 최대 200장을 넣는다고 적는다(회사 설명). 원익IPS도 자사 배치 장비의 공정으로 산화, 어닐, 합금, PI 베이크, 폴리, ALD 산화막·질화막을 든다(회사 설명). 장비의 속 구조는 8장(퍼니스와 RTP의 속)에서 본다.

LPCVD는 이 책에서 다시 가르치지 않는다. 낮은 압력에서 웨이퍼를 촘촘히 세워도 고르게 쌓이는 이유와 관을 따라 생기는 고갈은 CVD 책(LPCVD 배치 퍼니스, 고갈 효과와 온도 경사)에서 다뤘다. 여기서는 열 예산의 눈으로만 보자. 폴리실리콘 LPCVD의 575~650 °C는 도펀트에게는 거의 무해하다. 2절의 장부에서 30분짜리 Poly 단계의 몫은 무시할 만큼 작았다. 그러나 질화막 LPCVD는 700 °C 이상이 필요하고, 기존 공정의 예는 770~790 °C였다. 장부에서 본 것처럼 이 온도에서 한 시간이면 붕소에게는 Spike 한 번보다 큰 항목이 된다.

치밀화는 열 예산과 막질이 정면으로 부딪히는 자리다. 앞의 STI 특허는 트렌치 벽에 질화막 라이너를 먼저 입혀 두면 아래의 실리콘을 산화시키지 않고 질소 대신 수증기로 산화막을 다질 수 있다고 설명하고, 수증기 어닐을 보통 약 1,000~1,100 °C에서 60~90분 한다고 적었다. 장부에서 STI 치밀화가 가장 큰 항목이었던 이유다. 다만 STI는 대부분의 도펀트가 들어오기 전에 끝나서 우물이나 S/D 도펀트의 장부에는 적히지 않는다(이 장의 학습용 흐름 기준). 문제는 앞쪽 공정도 온도를 내려야 할 때다. TSMC의 특허는 유동성 CVD(FCVD) 산화막을 보통 1,000 °C가 넘는 온도에서 경화·어닐해 원하는 기계적 성질을 얻지만, 설계상의 제약으로 300~700 °C에서 하기도 하며, 그러면 습식 식각 속도가 고온 어닐 막의 약 두 배가 되어 뒤의 습식 식각에서 오목한 자국이 생길 수 있다고 적는다. 열 예산을 아끼면 막질이 그 대가를 치른다.

Drive-in과 퍼니스 활성화는 오래된 방식이지만 여전히 장부의 기준이 된다. 붕소 우물을 1,100 °C에서 6.8시간 Drive-in하는 강의 예제를 이 장의 상수로 계산하면 \(2\sqrt{Dt}\)가 약 1.4 µm다. 같은 장부에서 Spike 한 번은 수 nm다. 퍼니스 열처리가 짧아지기 어려운 이유도 있다. 퍼니스는 웨이퍼에 열 충격을 주지 않고 넣고 빼는 데 시간이 들어 최소 약 15분이 필요하다. 1997년의 고속 승온 퍼니스도 목표 온도에 닿은 뒤 웨이퍼 온도가 안정되기까지 2~5분이 걸렸다. MIT의 산화 튜브는 설정을 600 °C로 내린 뒤 그 온도에 닿기까지 약 1시간을 기다리라고 적는다. 짧고 뜨거운 열처리는 그래서 단일 웨이퍼 장비로 갔다(6장 RTP와 레이저 어닐).

공정 뒤로 갈수록 낮아지는 온도 한계

표 1을 공정 순서대로 다시 그려 보자. 그림 1의 막대는 각 단계가 출처에서 쓴 온도 범위다. 앞쪽은 1,000 °C를 넘고, 실리사이드가 생긴 뒤에는 600 °C 아래로, 배선이 올라간 뒤에는 400 °C 근처로 내려간다.

뒤로 갈수록 상한이 낮아지는 이유는 도펀트 확산이 아니다. 2절의 장부에서 본 것처럼 500 °C 아래의 열은 도펀트를 거의 움직이지 못한다. 상한을 정하는 것은 그 사이에 올라간 재료다. 단계별로 보자.

• 실리사이드가 생긴 뒤: NiSi는 400~600 °C의 낮은 온도 RTA로 뭉침(Agglomeration) 없이 고르게 만들어진다. 이미 만든 트랜지스터를 다시 데우는 실험에서, 3D 적층의 아래층 FDSOI 트랜지스터는 400 °C를 넘는 열처리에서 실리사이드가 열화한 것이 PMOS 성능 저하의 주된 원인이었고, NMOS는 여기에 As·P 도펀트의 비활성화가 더해졌다. IMP 책에서 본 비활성화가 이렇게 뒤 공정의 열 예산을 정한다(활성화의 한계).
• 배선이 올라간 뒤: MIT 강의 자료는 Al 배선이 있으면 CVD 온도가 450 °C 아래로 제한되어 플라즈마의 도움을 받는다고 적는다. Micron의 특허도 Al 배선 회로의 마지막 어닐을 보통 300~500 °C, 최적 약 400 °C로 보았다. 최근 연구도 같은 선을 쓴다. 배선 공정과 함께 만들 트랜지스터는 400 °C 아래에서 반도체 막을 만들어야 한다는 정리가 있고, 배선 형성 중에 원래 있는 400 °C의 퍼니스 열 예산만으로 HfZrO 강유전막을 결정화한 보고도 있다.
• 위에 또 트랜지스터를 쌓을 때: 트랜지스터 위에 트랜지스터를 차례로 쌓는 3D 순차 적층(Sequential 3D integration)에서는 위층 트랜지스터를 650 °C보다 낮은 온도에서 고성능으로 만드는 것이 주된 과제로 꼽힌다. 아래층을 최적화하자 550 °C까지 Ion/Ioff 관계가 나빠지지 않았고, 위층 공정 온도를 500 °C까지 완화할 수 있었다.

이제 마지막 도전이다. 금속 배선이 끝난 웨이퍼의 계면을 고치는 마지막 어닐 레시피를 정한다. 3절의 FGA 모델과 4절의 중수소 이야기가 그대로 쓰인다. 온도 상한 400 °C는 앞에서 본 배선 공정의 열 예산과 아래층 실리사이드가 열화하기 시작한 온도를 이 도전의 조건으로 빌린 것이다.

도전에서 보았듯 뒤 공정의 열처리는 "얼마나 뜨겁게"보다 "무엇을 지키면서"를 먼저 묻는다. 앞 공정에서는 도펀트의 Dt가 장부를 채우고, 뒤 공정에서는 실리사이드와 배선, 이미 활성화된 도펀트가 상한을 정한다. 그 사이에서 수소의 농도, 압력, 동위원소가 온도 대신 쓸 수 있는 손잡이가 된다. 짧고 뜨거운 열처리로 앞 공정의 장부를 줄이는 방법은 6장(RTP와 레이저 어닐)에서, 그 장비는 8장과 9장에서 이어진다.