배선이 하는 일

트랜지스터를 잇는 길

칩 속의 트랜지스터 하나는 혼자서 아무 일도 하지 못한다. 한 게이트의 출력이 다음 게이트의 입력으로 건너가야 논리 회로가 되고, 모든 트랜지스터에 전원이 들어와야 하며, 계산 결과는 칩 밖으로 나가야 한다. Stanford의 배선 강의 노트는 이 일을 이렇게 정리한다. 소자를 다 만든 뒤에는 소자끼리 이어 회로를 만들고, 입출력 패드를 통해 바깥 세계와도 이어야 한다. 이 연결을 맡는 것이 콘택, Via, 배선이고, 배선끼리 닿지 않게 떼어 놓는 것이 절연막이다. 이 모두를 묶어 금속화 또는 백엔드 구조라 부른다.

이 책에서 자주 쓸 이름을 먼저 정해 두자. 트랜지스터 사이를 잇는 금속 선을 배선(Interconnect)이라 한다. 트랜지스터의 Source·Drain·게이트에 직접 닿아 첫 금속으로 올려 주는 짧은 기둥이 콘택(Contact)이고, 배선 층과 그 위아래 층을 잇는 기둥이 Via(층과 층을 잇는 금속 기둥)다. 배선 층 사이를 채운 절연막은 층간 절연막(IMD, Inter-Metal Dielectric)이라 하고, ILD라고 부르는 사람도 있다. 배선 층은 아래에서부터 M1, M2, M3처럼 번호를 붙여 부른다.

배선이 나르는 것은 크게 세 가지다. 게이트와 게이트 사이의 신호, 모든 트랜지스터에 들어가는 전원과 접지, 회로 전체의 박자를 맞추는 클럭이다. Saraswat의 노트는 블록과 블록 사이를 잇는 가장 긴 배선에 전원, 접지, 클럭을 함께 넣는다. 신호선은 빨리 전달되는 것이 중요하고, 전원선은 큰 전류가 흘러도 전압이 떨어지지 않는 것이 중요하다. 같은 금속 선이라도 맡은 일에 따라 요구가 다르다는 뜻이다(원리에서 나온 해석). 이 충돌은 미세화와 함께 커지고 있다. IRDS 2023 로드맵은 셀 안에서 자리를 아끼는 신호 배선과 저항이 낮아야 하는 전원 공급이 점점 부딪혀, 전원 레일을 신호 배선에서 떼어 내는 Buried power rail 같은 구조가 필요하다고 본다. 이 이야기는 6절에서 다시 만난다.

공정의 이름도 이 구조를 따라 나뉜다. 트랜지스터를 만드는 앞쪽 공정을 FEOL(Front-End-Of-Line), 그 위에 배선을 쌓는 뒤쪽 공정을 BEOL(Back-End-Of-Line)이라 부른다. 둘 사이, 곧 트랜지스터에 바로 닿는 콘택과 가장 아래의 국부 배선 영역을 IRDS는 MOL(Middle-Of-Line)이라 따로 부른다. 따로 이름을 붙일 만큼 이 영역의 몫이 커졌다는 뜻이다. IRDS는 칩 원가의 상당 부분이 MOL과 BEOL 적층에서 정해진다고 적는다.

그림 1처럼 신호 하나도 여러 층을 오르내린다. 가까운 이웃은 아래쪽의 가는 배선으로, 먼 곳은 위쪽의 굵은 배선으로 간다. 이렇게 쌓는 층의 수는 세대마다 늘었다. IBM이 1997년 IEDM에 발표한 첫 Cu 배선 기술은 Cu 배선을 최대 6층 쌓았고, Intel의 10 nm 로직 기술은 배선 12층 전체에 초저유전율 절연막을 썼다. IRDS 2023 표는 2023년 로직의 배선 층을 15층으로 잡는다. 칩의 종류에 따라서도 다르다. 메모리는 구조가 규칙적이어서 배선이 많이 필요하지 않지만, 논리 칩은 신호를 주고받는 일이 많아 더 많은 층이 필요하다. 층이 늘수록 마스크와 공정 단계가 늘고, 그만큼 결함 밀도 요구도 엄해진다.

배선의 층 구조: 아래는 가늘고 위는 굵다

배선을 굵기가 다른 여러 층으로 쌓는 이유는 배선의 길이에 있다. Saraswat의 노트는 배선을 세 무리로 나눈다.

• 국부 배선(Local interconnect): 소자 수준의 아주 짧은 연결. 길이가 짧아 저항이 조금 커도 괜찮으므로, 예전에는 폴리실리콘, 실리사이드, TiN, W도 국부 배선으로 썼다.
• 준전역 배선(Semiglobal interconnect, 중간층): 한 회로 블록 안을 잇는다.
• 전역 배선(Global interconnect): 블록과 블록 사이의 긴 연결과 전원, 접지, 클럭. 멀리 가야 하므로 단면이 크고 비저항이 낮은 금속이어야 한다.

그렇다면 칩 속 배선은 각각 얼마나 길까. 설계에서는 Rent의 법칙으로 배선 길이의 분포를 추정한다. 게이트 N개로 된 논리 블록이 바깥과 주고받는 단자 수 T가 T = k·N^p를 따른다는 경험 법칙으로, Saraswat의 노트에 실린 Intel 자료의 맞춤은 T = 2.09·N^0.36이다. 이 법칙을 작은 블록에서 큰 블록으로 되풀이해 적용하면 가장 짧은 배선부터 가장 긴 배선까지의 분포가 나오고, 허용할 수 있는 지연으로 국부와 준전역의 경계 길이를 정해 배선을 층에 나눠 싣는다. 지연이 주로 소자에 달린 아주 짧은 배선은 국부 층에, 블록 안의 중간 길이 배선은 준전역 층에, 긴 배선과 클럭·전원·접지는 전역 층에 둔다. 이 "허용할 수 있는 지연"이 어느 길이에서 문제가 되는지는 3절에서 계산한다.

층마다 얼마나 다를까. 배선의 굵기는 피치(Pitch, 이웃한 두 선의 중심 사이 거리 = 선폭 + 간격)로 말한다. IRDS 2023 표에 따르면 2023년 로직에서 가장 아래 국부 배선 M0의 피치는 24 nm, 그 위 M1과 Mx(같은 피치를 되풀이하는 층)는 32 nm이고, 2025년에는 Mx가 24 nm로 줄어든다. 피치 32 nm 층 위로 피치 40 nm 층 2개, 피치 80 nm부터 720 nm 아래까지의 중간층 8~10개, 가장 굵은 피치 720 nm 층 2개가 올라간다. 트랜지스터의 게이트 피치는 48 nm다. 맨 위층의 피치는 Mx의 22배가 넘는다(720 ÷ 32 = 22.5, 계산). 아래 탐색기에서 영역을 하나씩 눌러 보자.

근거: 층의 위계와 쓰임, 피치·층 수·금속·Barrier·k·길이당 R과 C(IRDS 2023), MOL이라는 이름과 비 Cu 금속 전망, W 플러그의 역사, Cu 위 Al 패드 구조와 Cu의 부식.

탐색기에서 두 가지를 기억해 두자. 첫째, 같은 1 µm라도 아래층 배선은 저항이 훨씬 크다. Mx의 선 저항 300 Ω/µm는 피치 80 nm 층의 13.3 Ω/µm보다 약 22배 크다(계산). 그런데 정전 용량은 270 aF/µm와 198 aF/µm로 그만큼 차이 나지 않는다. 단면적은 치수의 제곱으로 줄지만, 정전 용량은 마주 보는 면적과 그 사이 간격이 함께 줄어 크게 변하지 않기 때문이다. 3절에서 식으로 확인한다. 둘째, 그래서 배선 설계는 길이에 맞는 층을 고르는 일이 된다. IRDS도 Cu의 비저항이 커지는 문제를, 선폭과 함께 배선 길이도 줄이는 계층적 배선으로 아직 넘을 수 있다고 본다.

배선이 느려지는 이유: RC 지연

배선이 신호를 늦추는 까닭은 두 가지 성질 때문이다. 하나는 저항이다. 금속 선의 저항은 비저항 ρ에 길이를 곱하고 단면적으로 나눈 값이다. 다른 하나는 정전 용량이다. 배선은 옆 배선, 위아래 층과 절연막을 사이에 두고 마주 보고 있어서 그 자체가 축전기다. Saraswat의 노트는 아래 판과의 정전 용량 \(C_{ox} = k\varepsilon_0 wL/h\)와 옆 배선과의 정전 용량 \(C_I = k\varepsilon_0 tL/s\)를 더한 뒤, 가장자리로 휘는 전기력선을, 다층 구조에서는 위·아래·양옆을 모두 셈하려고 약 2를 곱한다.

신호가 배선을 지나간다는 것은 출발점의 전압이 바뀌었을 때 끝점의 전압이 따라 바뀐다는 뜻이다. 끝점 전압이 바뀌려면 배선의 정전 용량에 전하가 채워져야 하고, 그 전하는 배선의 저항을 지나 들어와야 한다. 그래서 지연은 R과 C의 곱에 비례한다. 그런데 배선의 R과 C는 한 점에 모여 있지 않고 길이 전체에 고르게 퍼져 있다. 입구 쪽 정전 용량부터 차례로 차오르므로 신호는 물에 떨어진 잉크처럼 배선을 따라 번져 간다. 이런 배선을 분포 RC 선(Distributed RC line)이라 한다. 끝에 아무것도 달리지 않은 분포 RC 선에 계단 모양의 전압을 넣으면 끝점이 최종 전압의 50%에 이르는 시간은 0.379RC다. IRDS도 회로 성능을 계산할 때 배선 자체의 지연 항을 0.38R_wC_w로 쓴다. 여기서 R과 C는 배선 전체의 값이고 둘 다 길이에 비례하므로, 지연은 길이의 제곱에 비례한다.

근거: 분포 RC 선의 정확한 도달 시간(끝단 부하가 없을 때 10%·50%·63.2%·90%가 0.130·0.379·0.503·1.031RC). 위 애니메이션의 사다리 모델로 계산한 50% 시간도 0.379RC다. 한 덩어리 RC의 50% 시간 0.69RC는 1 − e^−t/RC = 0.5를 풀어 계산했다(ln 2 ≈ 0.693).

실제 배선은 얼마나 느릴까. IRDS 2023 표는 피치 32 nm인 Mx 배선의 길이 1 µm당 저항을 300 Ω, 정전 용량을 270 aF로, 피치 80 nm 층을 13.3 Ω와 198 aF로 잡는다. 같은 표에서 고성능 트랜지스터의 고유 지연 CV/I는 1.06 ps다. 계산하면 Mx 배선 10 µm는 R = 3 kΩ, C = 2.7 fF, 0.38RC ≈ 3.1 ps로, 이미 게이트 하나의 세 배쯤 된다. 배선 지연이 게이트 지연과 같아지는 길이는 약 5.9 µm이고, 게이트 피치 48 nm로 세면 게이트 약 120개 너비다(계산). 아래 시뮬레이터로 길이와 층을 바꿔 보자.

근거: 길이당 R·C와 CV/I(IRDS 2023), 0.38RC, 리피터 식. 교차 길이, 지연, 가장 좋은 리피터 수는 이 값들로 계산했다.

이 비교에는 빠진 것이 있다. 실제 회로에서는 배선을 미는 트랜지스터의 저항과, 배선 끝에 달린 다음 게이트의 정전 용량이 함께 지연을 만든다. Saraswat의 노트는 이것을 세 경우로 정리한다. 배선이 짧으면 트랜지스터의 속도가, 중간이면 트랜지스터의 저항과 배선의 정전 용량이, 길면 배선의 저항과 정전 용량이 회로 속도를 정한다. IRDS는 배선이 달린 회로 한 단계의 지연을 다음 식으로 근사한다.

IRDS는 이어서, 10 nm를 넘는 로직에서는 대개 R_wC_out 항, 곧 배선 저항을 지나 다음 게이트를 충전하는 시간이 가장 크다고 적는다. 그래서 배선 저항이나 셀의 부하가 줄지 않으면 드라이버를 키워도 소용이 없다. 트랜지스터를 아무리 좋게 만들어도 배선이 칩 속도의 발목을 잡게 된 것이다.

긴 배선을 살리는 회로 쪽 방법이 리피터(Repeater, 배선 중간에 넣는 버퍼)다. 배선을 n토막으로 나누고 사이사이에 버퍼를 넣으면 토막마다 지연이 n²분의 1로 줄어, 길이의 제곱에 비례하던 지연이 길이에 비례하게 바뀐다. 대가는 버퍼가 차지하는 면적과 전력이다. 시뮬레이터에서 n을 끝까지 키우면 버퍼의 지연이 쌓여 다시 느려지는 것도 볼 수 있다.

치수를 줄이면 무슨 일이 생기나

반도체는 세대마다 치수를 약 0.7배씩 줄여 왔고, 트랜지스터는 작아질수록 빨라졌다. 배선도 그럴까. 결과를 보기 전에 먼저 예측해 보자.

근거: R과 C의 식, Cu 비저항(293 K), k 값, 0.38RC. 표시한 값은 이 식으로 계산했다.

Saraswat의 분석을 따라가면 이렇다. 국부 배선은 치수와 함께 길이도 줄어 지연이 거의 그대로다. 하지만 전역 배선은 세대마다 칩 면적이 커져 오히려 길어지므로 지연이 커진다. 같은 길이라면 0.7배 축소 한 번에 배선 지연은 약 2배가 된다. 실제로 Intel은 금속 두께를 덜 줄여 AR을 약 0.4에서 1.4로 키웠고, 그래서 세대당 증가가 약 1.3배에 그쳤지만 그래도 늘었다. 같은 기간 게이트 지연은 세대마다 약 0.7배로 줄었다. 예를 들어 0.25 µm 기술에서 게이트 지연은 약 25 ps인데, 단면 0.25 µm × 0.25 µm인 5 mm 길이 Al 배선의 지연은 1 ns였다. Bohr는 1995년 IEDM에서, 피치를 줄이면 집적도는 오르지만 RC 지연은 나빠지고, AR을 키우는 이득은 약 2에서 최대에 이르며, 층을 늘리는 것도 몇 세대 안에 한계에 닿으므로 새 도체와 절연 재료가 필요하다고 정리했다. 같은 무렵의 추정으로 배선 지연은 회로 지연의 약 33%로 한두 해 전의 15~20%에서 크게 늘었고, 다음 세대에는 50%를 넘을 수 있었다.

오늘의 배선은 여기에 문제를 하나 더 안고 있다. PREDICT에서는 비저항 ρ를 그대로 두었지만, 선폭이 전자의 평균 자유 행로(Cu는 약 40 nm)에 가까워지면 전자가 표면과 결정립계에 부딪히는 일이 늘어 ρ 자체가 커진다. IRDS 2023은 Barrier가 이상적으로 줄지 않는 문제까지 겹쳐 배선 저항이 지수적으로 커지는 구간에 들어섰다고 본다. 이것이 2장 표면 산란과 Barrier가 차지하는 자리의 주제다.

Al에서 Cu로, SiO₂에서 Low-k로

Saraswat의 노트처럼 폭·간격·두께·절연막 두께를 모두 최소 치수 λ로 두고 정리하면, 배선 지연은 다음 꼴이 된다.

Al 시대

오랫동안 배선 금속은 Al이었다. 비저항이 낮고, 쉽게 쌓을 수 있으며, 플라즈마로 건식 식각할 수 있고, Si를 오염시키지 않으며, Si와 Ohmic 접촉을 이루고, 절연막에 잘 붙기 때문이다. 웨이퍼 전체에 Al 막을 깔고 그 위에 무늬를 그려 식각으로 선을 남겼고, 층을 잇는 구멍은 W으로 채운 플러그를 썼다. 2001년의 리뷰도 식각한 Al 합금 배선과 W 플러그를 가장 널리 쓰이는 배선 방식으로 꼽았다. 약점은 전류가 원자를 밀어내는 Electromigration과, 열을 받아 표면에 솟아오르는 Hillock이었다. Hillock은 위아래 층을 단락시킬 수 있다.

Cu로: 비저항이 약 40% 낮은 금속

Stanford 노트의 표에서 상온 비저항은 Ag 1.63, Cu 1.67, Au 2.35, Al 2.67, W 5.65 µΩ·cm다. Ag가 가장 낮지만 Electromigration에 아주 약하다. Cu는 Al보다 비저항이 약 40% 낮고, 녹는점이 1083 °C로 Al(660 °C)보다 훨씬 높으며, 격자 속 확산의 활성화 에너지도 2.2 eV로 Al(1.4 eV)보다 크다. 원자가 덜 움직인다는 뜻이고, 그래서 큰 전류에도 오래 버틴다. IBM은 1997년 9월 Cu 배선을 발표하고 1998년 6월부터 제품을 출하했다. Cu로 배선 저항을 최대 45% 줄였고, 0.3 µm 선을 295 °C, 2.5 MA/cm²로 시험했을 때 절반이 끊어지는 시간이 Ti/Al(Cu)/Ti 선보다 100배 넘게 길었다. 같은 해 IEDM 논문의 기술은 0.25 µm 이하 CMOS 위에 W 국부 배선·콘택과 Cu 배선 최대 6층을 쌓았고, 최소 피치는 0.63 µm였다.

Cu가 그전에 쓰이지 못한 이유는 만드는 법에 있었다. Cu와 할로겐 원소의 화합물은 상온에서 휘발하지 않아, Al처럼 플라즈마로 깎아 낼 수 없다. Al에 쓰던 "스퍼터로 깔고 RIE로 깎는" 조합이 Cu에는 없었다. 게다가 Cu는 절연막에 잘 붙지 않고, Si와 SiO₂ 속으로 빠르게 확산해 소자를 오염시키며, 산화와 부식에도 약하다. 해법은 순서를 뒤집는 것이었다. 금속 대신 절연막에 홈을 파고, 확산을 막는 Barrier를 깐 뒤 Cu로 채우고, 넘친 Cu를 CMP로 갈아 낸다. 이것이 다마신(Damascene, 상감 방식)이다. 자세한 흐름은 4장 Al 식각에서 Cu 다마신으로에서, Barrier는 3장 Barrier와 Seed에서 다룬다.

Low-k로: 절연막의 k 낮추기

절연막의 손잡이는 k다. 진공(공기)의 k = 1이 궁극의 한계이고, 전통의 SiO₂는 약 4다. k를 낮추려면 막이 전기장을 받아 덜 분극되게 만들어야 한다. 극성이 약한 결합을 쓰고, 분극되는 결합의 밀도를 줄이고, 막 속에 기공을 넣는 방법이 있다. SiO₂에 F를 넣은 SiOF는 약 3.7, 메틸기(CH₃)를 넣은 SiOC(H)는 약 2.8이다. 2018년의 리뷰는 업계 수치를 CVD SiO₂ 4.0, SiOF 3.5~3.8, SiCOH 2.2~3.2, 지름 2 nm 미만의 기공을 넣은 다공성 SiCOH는 2.2까지, 배선 사이를 비워 둔 Air gap(배선 사이에 남긴 빈 공간)은 약 1.0으로 정리한다. k가 2.5보다 큰 막은 주로 CVD로, 그보다 낮은 다공성 막은 Spin-on으로 많이 만들었다. IRDS 2023 표는 M1과 Mx의 절연막을 SiCOH k 2.70~3.20으로 잡고, 2028년부터는 2.20~2.55에 Air gap을 함께 쓰는 것으로 내다본다.

Cu와 low-k를 함께 쓰면 층의 배치도 바뀐다. Al과 SiO₂로는 전역 층에 두어야 했던 배선을 Cu와 low-k로는 한 단계 아래의 준전역 층에 둘 수 있고, 준전역 층은 배선 밀도가 높아 필요한 층 수가 준다. 아래 도전에서 세 손잡이(금속, k, AR)를 직접 돌려 보자.

근거: R과 C의 식, 분포 RC 지연 0.379RC, 비저항 Al 2.650·Cu 1.678 µΩ·cm(293 K), k 값, 진공 유전율. 지연과 목표는 이 식으로 계산한 학습용 값이다. 1번 문제의 단면(0.25 µm × 0.25 µm, 5 mm)은 Saraswat 노트의 Al 배선 예와 같다. 노트는 이 배선의 지연을 1 ns로 적는다. 노트의 지연 식은 0.89RC를 기준으로 하므로, 0.38RC로 계산한 이 모델의 값(약 0.57 ns)과 다르다.

배선 한 층을 만드는 공정

Cu 배선 한 층은 아래 순서로 만든다. 여기서는 Via와 Trench(배선이 들어갈 홈)를 한꺼번에 파서 채우는 Dual damascene을 기준으로 한다. Stanford 노트에 따르면 Dual damascene은 Via와 배선의 모양을 함께 식각한 뒤 Barrier와 Cu를 한 번에 넣고 Cu CMP도 한 번만 한다. 층마다 금속 채움과 CMP가 한 번씩이라 Via와 Trench를 따로 만드는 방식보다 비용이 낮다.

1. 절연막 쌓기. 아래층의 Cap 위에 low-k 절연막을 쌓는다. k가 2.5보다 큰 막은 주로 CVD로 쌓는다. 증착 자체는 이 시리즈의 CVD 책이 다룬다.
2. 패터닝과 식각. 노광으로 Via와 Trench의 모양을 그리고, 절연막을 식각해 구멍과 홈을 판다(4장).
3. Barrier와 Seed. Cu가 절연막으로 새지 않게 막는 Barrier와, 도금의 출발점이 될 얇은 Cu Seed를 스퍼터링(PVD)으로 입힌다(3장).
4. Cu 도금. 도금액 속에서 Seed에 전류를 흘려 Cu를 채운다. 첨가제 덕분에 바닥부터 차오르고 위로 넘친다(4장).
5. 어닐. 갓 도금한 Cu는 결정립이 작아 비저항이 기대값보다 20~25% 높고, 상온에서 몇 시간에 걸쳐 결정립이 자라며 낮아진다. CMP 전에 400 °C 아래의 열처리로 결정립을 키워 두기도 한다(4장).
6. CMP. 넘친 Cu와 Barrier를 갈아 홈 안에만 남긴다(5장).
7. Cap. 드러난 Cu 윗면을 SiN이나 SiC 계열의 절연 Barrier로 덮는다. Cu는 금속 Barrier와 절연 Barrier로 사방이 감싸여야 한다(7장).

그리고 이 일곱 단계를 층마다 되풀이한다. BEOL 공정 전체는 약 400 °C의 열 예산 안에서 이루어진다. 아래 애니메이션에서 층이 하나씩 쌓이는 모습을 보자. 단계 버튼을 누르면 그 단계에서 일어나는 일과 장비, 자세히 다루는 장이 나온다.

근거: Dual damascene의 순서와 한 번의 채움·CMP, Seed·도금·넘친 Cu·CMP와 자가 어닐, CMP 전 어닐과 Cap·식각 정지막, Cu를 감싸는 Barrier, 절연막을 쌓는 방식. 장비(장비사 자료): PVD 플랫폼과 Barrier·Seed 장비, 도금 장비, CMP 장비.

장비를 조금 더 보자. Barrier와 Seed는 여러 챔버를 한 진공 플랫폼에 묶은 클러스터 장비에서 입힌다. Applied Materials는 자사 Endura 플랫폼에 자연 산화막을 걷어 내는 Pre-clean 챔버 2개를 포함해 공정 챔버를 9개까지 붙일 수 있다고 소개하고, 1998년에 내놓은 Endura CuBS를 TaN Barrier와 Cu Seed를 입히는 PVD 장비로 설명한다. 도금은 Lam Research의 SABRE나 Applied Materials의 Raider 같은 도금 장비에서 한다. CMP 장비는 연마 패드 여러 개와 세정기, 건조기를 한 장비에 묶는다. Applied Materials는 연마 뒤 세정까지 포함해 빠르면 60초에 끝난다고 주장한다. 모두 장비사의 설명이며, 장비의 속은 9장 장비에서 자세히 본다.

트랜지스터 바로 위의 MOL은 사정이 조금 다르다. 트랜지스터의 실리콘에 닿는 콘택은 오랫동안 W을 채운 플러그였다. 콘택 구멍은 처음에는 Al을 녹여 채웠고, 이어 CVD W을 채우고 Etchback하는 방식으로, 다시 W CMP로 바뀌었다. 이 W CMP의 성공이 금속을 갈아 상감하는 다마신이 가능하다는 것을 보여 주었다. IRDS 2023 표는 가장 아래 M0의 금속으로 Co, W, Ru를 꼽는다. 실리콘과 금속이 만나는 접촉은 6장 콘택에서 다룬다.

배선이 망가지는 방식과 앞으로의 길

잘 만든 배선도 쓰다 보면 망가진다. 배선의 고장은 무엇이 무엇을 움직이느냐로 나눠 보면 정리가 쉽다.

EM은 Cu로 오며 크게 좋아졌지만 끝난 문제가 아니다. IRDS 2023은 Via 하나가 달린 배선의 음극 끝에 Void가 생긴다고 보는 기하 모델에서 수명이 w·h/j(폭 × 두께 ÷ 전류 밀도)에 비례하고, 그래서 세대마다 수명이 절반으로 줄어든다고 정리한다. 대책으로는 Al이나 Mn을 섞은 Cu 합금 Seed, Cu와 SiCN Barrier 사이에 CoWP나 CVD Co 같은 얇은 금속층을 넣는 방법, 그리고 짧은 배선은 EM에 버틴다는 짧은 길이 효과를 꼽고, 이 효과가 배선의 전류 밀도 설계 규칙을 지배해 왔다고 적는다. 이 책 첫 화면의 실험이 바로 EM이다. 7장에서 Black 식, Blech 길이, Cap 계면을 차례로 본다.

앞으로의 길도 세 갈래로 보인다. 첫째, 금속을 바꾼다. IRDS 2023은 Cu가 적어도 2028년까지 주 배선 금속으로 남되, 가장 아래 국부 배선에는 Co와 Ru가, MOL·M1·Mx의 Via에는 Co 같은 비 Cu 금속이 들어올 것으로 본다. Intel의 10 nm 기술은 이미 국부 배선 세 층을 Co로 만들었다. 둘째, 만드는 법을 바꾼다. Cu와 달리 Ru는 식각할 수 있다. imec은 Ru를 직접 식각해 폭 12 nm, AR 최대 3.8, 선 저항 500 Ω/µm 미만의 배선을 만들었고, Ru를 직접 식각해 만든 피치 18~26 nm 배선 사이에 Air gap을 넣어, 배선 사이의 정전 용량을 절연막으로 채운 경우보다 40% 낮췄다. 셋째, 구조를 바꾼다. 전원 배선을 웨이퍼 뒷면으로 옮기는 후면 전력 공급이다. Intel은 신호는 앞면에, 전원은 뒷면에 두는 PowerVia로 넓은 영역에서 표준 셀 사용률을 90% 넘게 올리고, 전원 전압 강하를 줄여 주파수를 5% 넘게 높였다고 발표했다. 1절에서 본 신호와 전원의 충돌에 대한 답이다. 세 갈래 모두 8장 새 금속과 새 구조의 주제다.

이 책의 지도

이 장에서 꺼낸 질문들은 다음 장들에서 하나씩 답을 찾는다. 2장은 원리, 3~6장은 배선을 만드는 공정, 7~8장은 신뢰성과 미래, 9~10장은 장비와 계측, 11장은 현업의 이상 분석이다. 카드마다 그 장이 답하는 질문과, 이 장에서 그 질문이 처음 나온 곳을 적어 두었다.

처음 읽는다면 2장에서 저항의 원리를 잡은 뒤 3~5장을 공정 순서대로 읽기를 권한다. 각 장의 시뮬레이터는 앞 장에서 만진 것 위에 쌓이도록 만들었다. 트랜지스터 쪽 공정이 궁금하다면 이 시리즈의 IMP 책(이온 주입)과 CVD 책(박막 증착)을 함께 보자.