공정별 세정과 막 보호

같은 장비, 여섯 자리: 지울 것과 지킬 것

1장에서 세정 조건을 정하기 전에 던질 네 질문을 세웠다(1장 3절). 2장부터 5장까지는 그 질문에 답하는 도구를 하나씩 익혔다. 오염이 붙는 방식, 약액의 화학, 입자를 떼는 물리, 린스와 건조다. 이 장은 그 도구를 공정의 실제 자리에 대어 본다. 자리마다 요구가 얼마나 다른지는 ITRS의 한 문장에 담겨 있다. 표면 준비의 요구는 평면과 입체 구조, Si·SiGe·High-k·금속 게이트 같은 재료, Epi·게이트·LDD 같은 모듈에서 함께 나오므로, 이제 게이트 산화 전 세정 하나로 기준을 정할 수 없다는 것이다. 같은 로드맵은 새 세정 화학이 필요한 이유로 고 Dose 주입 PR의 제거, 구조를 해치지 않는 작은 입자의 제거, CMP의 세리아 슬러리, 종횡비가 커지는 콘택의 식각·세정·건조를 꼽았다. 하나같이 지울 것과 지킬 것이 맞부딪히는 자리다.

약액을 보는 눈도 자리에 따라 달라진다. IRDS는 공장의 액체 약액을 두 무리로 나눈다. 식각·CMP·도금처럼 막을 깎거나 쌓는 기능 약액(Functional chemistry)은 성분 농도를 맞추는 일이 핵심이고, 오염을 없애거나 표면 전하를 바꾸는 세정 약액(Cleaning chemistry)은 이물을 들이지 않는 일이 핵심이다. 그래서 같은 HF라도 세정에 쓸 때는 식각에 쓸 때보다 더 엄격한 오염 한계가, 식각에 쓸 때는 더 엄격한 농도 관리가 필요할 수 있다. 약액의 이름이 아니라 그 약액이 그 자리에서 하는 일이 관리 기준을 정한다.

여섯 자리를 그림 1처럼 두 무리로 나누면 기억하기 쉽다. 하나는 다음 공정이 원하는 표면을 만드는 세정이다. 산화·확산 같은 고온 공정 앞, Epi 앞, 콘택·실리사이드 앞이 여기에 든다. 이 무리에서는 세정이 끝난 순간부터 표면이 변하기 시작하므로 대기 시간이 레시피만큼 중요하다. 다른 하나는 앞 공정이 남긴 것을 지우는 세정이다. 식각 뒤, 이온 주입 뒤, CMP 뒤가 여기에 든다. 이 무리에서는 앞 공정이 남긴 잔사의 정체를 아는 것이 출발점이다. 금속 배선을 만드는 BEOL(Back End Of Line, 배선 공정 영역)에는 두 무리가 모두 있고, 드러난 구리와 Low-k 절연막이라는 까다로운 '지킬 것'이 더해진다. 표 1은 이 장의 지도다. 각 칸의 근거는 해당 절에 있다.

장비를 보아도 자리가 보인다. IRDS는 산소가 적고 건조한 불활성 웨이퍼 환경이 가장 먼저 필요한 공정으로 게이트 전 세정, 콘택 전 세정, 실리사이드화, 구리가 드러난 공정을 꼽고, 습식 장비가 밀폐된 저산소 매엽 챔버로 바뀌고 있다고 적었다. ITRS는 다중 챔버 플랫폼이 배치 장비의 처리량을 따라잡으면서 FEOL에서도 매엽 세정이 받아들여졌다고 썼다. Epi와 콘택 앞에는 진공 안에서 산화막을 걷어 내는 건식 Preclean 챔버가 쓰이고, 고 Dose 주입 PR에는 200 °C까지 데운 매엽 SPM이나 플라즈마 애싱과 습식 세정을 한 챔버에 묶은 장치가 쓰인다. CMP 장비에는 세정기가 함께 붙어 연마 뒤 세정과 건조까지 이어서 한다. 장비의 속은 6장, 건식 세정과 PR Strip은 7장에서 다룬다. 아래 탐색기에서 여섯 자리의 단면을 하나씩 눌러 보자.

근거: 게이트 전 표면 금속·탄소·산소·거칠기 기준과 금속의 세 무리, SC-1 비율과 Fe·거칠기, Epi·실리사이드 전 산소 기준와 대기 시간, 자연 산화막과 접촉 저항, 식각 뒤 고분자·Ti–F 잔사와 Low-k·TiN·질화막의 손상, 굳은 PR 껍질과 기판 손실, CMP 뒤 잔여물·BTA·광부식, Low-k의 물 흡수와 k 상승, Cu–Barrier 갈바닉 부식.

게이트·확산 전 세정: 가장 엄격한 표면

산화·확산 같은 고온 공정 직전의 세정, 그 가운데에서도 게이트 산화막을 키우기 직전의 세정을 게이트 전 세정(Pre-gate clean)이라 한다. 이 자리가 가장 엄격한 이유는 둘이다. 표면에 남은 것이 높은 온도에서 실리콘 속으로 퍼지거나 자라는 산화막에 갇힌다(1장 5절). 그리고 이 표면이 곧 트랜지스터에서 가장 민감한 계면, 게이트 산화막과 실리콘의 계면이 된다(DIFF 책 5장 「산화막의 품질과 계면」). IRDS는 게이트 스택의 BTI, 비아 바닥의 Void, S/D Epi 결함이 대부분 계면의 처음 결함 밀도에서 오며, 대표 오염원이 공기, 그리고 산화막과 HfO₂ 같은 고유전막을 올리기 전 마지막 세정에 쓰는 초순수라고 적었다.

그래서 로드맵은 이 표면에 숫자를 달았다. 표 2는 ITRS 2007년판 표면 준비 표의 2007년 값이다. 회사의 관리 기준이 아니라 업계가 함께 쓴 로드맵의 목표라는 점, 그리고 해마다 고쳐 썼다는 점을 기억하자.

금속을 한 묶음으로 다루지 않은 점이 눈에 띈다. ITRS는 경험에 따라 금속을 세 무리로 나눴다. Na·K 같은 이동 금속은 C–V 곡선의 평탄대 전압을 옮기고, Ni·Cu·Cr·Co·Hf·Pt는 실리콘에 녹거나 실리사이드를 만들며, Ca·Ba·Sr은 게이트 산화막을 치명적으로 해친다. Fe는 둘째와 셋째 무리에 모두 들 수 있다. 같은 10¹⁰ atoms/cm² 근처라도 무리마다 기준이 다른 이유다. 금속이 소자에 남기는 흔적과 이동 이온이 C–V를 옮기는 모습은 2장 3절에서 보았다.

이 기준을 지키기 가장 까다로운 곳은 마지막 약액과 마지막 린스다. Ohmi 등은 초순수나 약액에 금속이 1 ppb만 있어도 표면에 10¹²~10¹³ atoms/cm²가 남으므로, 10¹⁰ 아래를 지키려면 마지막 초순수와 HF의 금속이 약 1 ppt 아래여야 한다고 보고했다. 반대로 RIE나 이온 주입 같은 건식 공정은 10¹²~10¹³ atoms/cm²의 금속을 남길 수 있어 뒤의 습식 세정이 이것을 두세 자릿수 낮춰야 한다. 이 눈금은 1장의 시뮬레이터에서 직접 만져 볼 수 있다.

SC-1 비율: 금속, 입자, 거칠기의 세 갈래

게이트 전 세정에서 SC-1의 NH₄OH 비율은 세 가지를 한꺼번에 움직인다. Meuris 등은 이 비율이 게이트 산화막의 절연 파괴를 정하는 변수라고 보고했다. NH₄OH를 줄이면 실리콘이 덜 거칠어지지만, H₂O₂가 키운 화학 산화막 속으로 Fe가 들어가 표면 Fe가 늘고 입자 제거율도 떨어진다. 그들은 75 °C의 0.25:1:5를 절충점으로 제안했다. Ohmi 등은 거칠기를 더 무겁게 보았다. 표면 미세 거칠기가 8~10 nm 산화막의 절연 파괴 전계와 파괴까지 흘릴 수 있는 전하, 채널 이동도를 함께 떨어뜨렸고, 이 거칠기가 주로 암모니아–과산화수소 세정에서 왔기 때문에 비율을 0.05:1:5로 낮췄다. 반면 IMEC의 Heyns 등은 금속 오염이 없으면 거칠기만으로는 게이트 산화막 품질이 떨어지지 않았다고 보고했다. 결과가 엇갈린다는 것은 거칠기와 금속을 따로 떼어 실험해야 원인을 가를 수 있다는 뜻이다. 비율에 따른 pH와 식각 속도, 두 위험은 3장 시뮬레이터에서 직접 움직여 보았다.

현장의 흐름은 묽은 쪽이었다. ITRS 2011은 많은 곳에서 묽은 HCl이 SC-2를, 아주 묽은 SC-1이나 NH₄OH 수용액만으로 전통 SC-1을 대신했다고 적었다. 묽은 약액이 산화막과 실리콘을 덜 공격하기 때문이다. IMEC의 단순화한 세정은 약액과 초순수를 적게 쓰면서 금속과 입자를 잘 지웠지만, HF와 HF/HCl에서 금속이 다시 석출될 수 있다는 점, 유기물이 얇은 게이트 산화막을 해친다는 점도 함께 보고했다. 유기물을 지우는 단계로는 오존수가 연구되었다.

마지막 표면: 산화막으로 끝낼까, 수소로 끝낼까

게이트 전 세정이 산화막 없는 표면을 요구하는 것은 아니다. ITRS 2007은 표면이 연속된 산화막으로 완전히 덮여 있거나, 산소가 1×10¹³ O/cm² 미만이어야 한다고 적었다. 그 중간의 산소량은 불안정하기 때문이다. 산화성 약액으로 끝내면 수 Å의 화학 산화막이 표면을 연속으로 덮는다. Morita 등이 잰 두께는 SPM 5.5 Å, APM 4.1 Å, HPM 5.1 Å였다. 반대로 HF로 끝내 놓고 공기 중에 오래 두면 산화막이 다시 자라면서 바로 그 중간 상태를 지난다(2장 시뮬레이터). Kern의 리뷰가 모은 보고들, 곧 산화 전 세정을 HF로 끝냈을 때 낮은 전계의 절연 파괴가 더 잦았다는 결과도 같은 방향을 가리킨다(1장 3절).

근거: 게이트 전 세정의 산소 조건과 Epi·실리사이드 전 기준, 화학 산화막의 두께. 눈금 위 A·B·C의 자리와 '한 층 분량'의 경계는 설명을 위한 개념적 위치다.

고유전막과 금속 게이트가 들어오면서 표면 준비의 질문이 하나 더 늘었다. ITRS 2011은 고유전막을 증착하기 전 표면은 산화되거나 질화되어 있어야 하는 반면 Epi 앞 표면은 산화막이 없어야 한다고 대비했고, EOT가 0.5 nm 아래로 가면 고유전막 앞 표면 준비가 SiO₂ 산화로 앞보다 더 낮은 탄소와 산소를 요구할 것이라고 내다봤다. 고유전막은 물리적으로 두꺼워 금속 한계가 느슨해질 수도 있지만, 그 값은 아직 정해지지 않았다고 적었다. 게이트를 만든 뒤의 세정은 고유전막과 금속 게이트와 맞아야 하고, 부식과 산화, CD 손실, 금속 게이트의 손실과 거칠어짐, 질소 빠짐을 막아야 한다. 이 요구는 8절의 손실 예산으로 이어진다.

Epi·콘택 전 세정: 산화막 없는 표면과 대기 시간

Epi와 콘택 앞에서는 목표가 뒤집힌다. 이번에는 산화막이 없어야 한다. Epi는 아래 실리콘의 결정을 그대로 이어 키우는 공정이라 계면에 몇 Å의 산화막만 있어도 결정이 끊긴다. Morita 등의 실험에서 7 Å의 자연 산화막은 낮은 온도의 Epi를 막았고, 자연 산화막은 작은 비아의 접촉 저항도 높였다. ITRS 2007은 표면 산소 1×10¹² atoms/cm² 미만이라는 가장 엄격한 기준이 Epi 전 세정(Pre-epi clean)에서 나온다고 적었고, 실리사이드 전 세정은 그 열 배인 1×10¹³ 미만까지 허용했다. Si(100) 표면 원자 한 층이 약 6.8×10¹⁴ cm⁻²이므로 Epi 전 기준은 표면 원자 약 700개에 산소 하나꼴이다(계산).

HF로 끝내면 산화막이 벗겨지고 표면이 수소로 덮인다. 이 표면은 산소와 수분이 함께 있을 때 다시 산화되고, 공기 중에서는 한 층씩 계단처럼 자란다. 수분을 0.1 ppm 아래로 낮춘 N₂ 속에서는 7일 동안 거의 자라지 않았다. 이 재성장의 모습은 2장 5절의 시뮬레이터에서 보았다. 초순수도 표면을 바꾼다. 유기물을 분해하는 자외선 장치가 만든 H₂O₂가 초순수에 남는데, Epi 전 세정에서 10 ppb의 H₂O₂가 표면 거칠기에 영향을 줄 수 있다는 자료 때문에 IRDS는 목표를 3 ppb로 둔다.

두 갈래: 습식 HF와 고온 굽기, 또는 진공 속 건식 세정

Epi 앞에서 산화막을 없애는 전통적인 길은 그림 2의 (가)다. 습식 HF로 벗긴 뒤, Epi 챔버 안에서 수소 분위기로 높은 온도에서 구워 그사이 다시 자란 산화막을 마저 날린다. Applied Materials는 이 방식을 습식 세정 뒤 800 °C 굽기로 설명하면서, 자사의 건식 세정은 130 °C 아래에서 산화막을 없애고 Epi와 한 장비로 묶으면 따로 쓸 때보다 계면 오염이 한 자릿수 넘게 줄었다고 주장한다(장비사 주장). 걸림돌은 온도다. ITRS 2007은 증착 온도가 낮아지는 흐름이 높은 온도의 수소 굽기를 쓸 수 없게 만들 것이라고 적었다. 굽기를 덜 하면 굽기가 맡던 일을 세정과 대기 관리가 떠안는다. 공개 자료에서 Epi 앞 수소 굽기의 온도와 시간을 체계적으로 정리한 값은 찾지 못했다. 위의 800 °C는 장비사의 설명 속 예다.

(나)의 대표가 NH₃/NF₃ 원격 플라즈마 세정이다. 플라즈마가 만든 NH₄F와 NH₄F·HF가 SiO₂와 반응해 고체 염 (NH₄)₂SiF₆가 되고, 웨이퍼를 데우면 이 염이 SiF₄, NH₃, HF로 승화해 날아간다. 한 특허의 챔버는 덮개 속에 플라즈마를 가둬 기판에 닿지 않게 하고, 식힌 받침에서 반응시킨 뒤 데운 분배판 가까이 웨이퍼를 들어 올려 승화시킨다. Epi 전처리 특허의 예에서는 환원(또는 산화) 플라즈마로 탄소를 먼저 걷고, NF₃ 약 5 sccm, NH₃ 약 100 sccm, 약 5 Torr, 약 30 W로 산화막을 염으로 바꾼 뒤 120 °C 이상에서 약 60초 승화시켰다. 원격 플라즈마는 산화막에 선택적이고 표면에 Si–H 결합을 남기며, 이어지는 선택적 Epi는 열 예산을 줄이려 800 °C 아래에서 키운다(특허의 예). 염이 생기고 사라지는 과정은 7장에서 애니메이션으로 본다.

콘택과 실리사이드 앞

금속을 실리콘에 닿게 하기 직전의 세정을 콘택 전 세정(Pre-contact clean, Preclean)이라 한다. 여기서도 같은 건식 세정이 쓰인다. Applied Materials는 2005년에 NiSi를 만들기 전 산화된 실리콘을 플라즈마 스퍼터 식각 대신 고진공 속 건식 화학 공정으로 없애고, 습식 세정 뒤의 대기 시간을 없앤다고 발표했다(장비사 주장). 한 학회 초록은 이렇게 손상 없이 산화막을 없애는 일이 MOL의 접촉 저항을 낮춘다고 정리한다. 재료가 바뀌면 세정 순서도 바뀐다. Ge가 약 30%를 넘는 SiGe의 S/D 콘택 앞에서는 수소 라디칼 → NF₃/NH₃ 플라즈마 → 수소 라디칼 순서로 세정하는 특허가 있고, 그 특허는 여러 Pre-clean의 접촉 저항을 웨이퍼 반지름에 따라 비교한 그림을 싣고 있다. 콘택과 실리사이드 자체는 METAL 책 6장에서 다룬다.

모든 증착 앞이 산화막 없는 표면을 원하는 것은 아니다. ITRS 2011은 고유전막을 증착하기 전 표면은 산화되거나 질화되어 있어야 하고, Epi는 산화막이 없어야 한다고 대비했다. 'HF로 끝내면 깨끗하다'를 모든 증착 앞에 그대로 쓰면 안 된다. 다음 공정이 원하는 표면 종단을 먼저 묻는 것, 1장의 네 번째 질문이 여기서 다시 나온다.

대기 시간이 접촉 저항이 되기까지

세정을 마친 표면은 다음 공정이 시작될 때까지 변한다. ITRS 2011은 대기 시간이 EPI, Ge, SiGe, 실리사이드 전 단계에서 중요하다고 인정하면서도 이것을 로드맵 지표가 아닌 생산 관리 문제로 다뤘다. Epi 전처리 특허 하나는 오염 제거 단계와 세정 단계 사이의 대기 시간을 8~12시간, 한 실시예에서 약 2~3시간으로 예를 든다(특허의 예). 회사와 제품마다 다른 숫자다. 숫자를 외우기보다 숫자가 나오는 길을 보자.

그 길은 두 단계다. 앞 단계는 대기 시간이 산화막 두께로 바뀌는 단계이고, Morita 등의 측정이 있다. 뒤 단계는 산화막 두께가 접촉 저항으로 바뀌는 단계인데, 공개 자료에서 자연 산화막 두께와 접촉 저항을 잇는 수치는 찾지 못했다. 그래서 아래 시뮬레이터의 뒤 단계는 꼴만 빌린 학습용 모델이다. 금속과 실리콘 사이에 낀 얇은 절연막을 전자가 지나려면 터널링해야 하는데, 얇은 장벽을 지나는 터널링 확률은 장벽 두께에 지수적으로 줄어든다는 양자역학의 성질을 빌린다(원리에서 나온 가정이며 이 장은 수치를 검증하지 않았다). 그러면 산화막 저항이 차지하는 몫은 두께가 1 Å 늘 때마다 일정한 배수 \(m\)로 커진다고 쓸 수 있다.

근거: 대기 시간에 따른 자연 산화막 두께와 건조 N₂에서 자라지 않는다는 결과, 자연 산화막이 접촉 저항을 높인다는 점, 대기 시간이 Epi·SiGe·실리사이드 전에서 중요하다는 점, 건식 Preclean이 대기 시간을 없앤다는 장비사 주장. 두께와 접촉 저항을 잇는 m은 공개 수치가 없어 학습용으로 정했다.

식각 뒤 잔사: 섞인 잔사를 지우고 치수를 지킨다

건식 식각은 깎기만 하지 않는다. 배선 패터닝에서는 식각을 곧게 유지하려고 Low-k 옆벽과 TiN 하드마스크 위에 얇은 고분자를 일부러 쌓는다. 이 고분자는 다음 막을 올리기 전에 지워야 한다. 남아 있으면 다음 막이 잘 붙지 않고 고르게 덮이지 않기 때문이다. imec의 연구는 불화탄소 식각 뒤 트렌치 옆벽에 불소가 많은 층이 생긴다는 결과도 소개한다. 식각 중에 고분자가 왜, 어떻게 쌓이는지는 ETCH 책 6장에서 다룬다. 이렇게 식각이 남긴 고분자·할로젠·금속 섞인 찌꺼기를 식각 뒤 잔사(Post-etch residue)라 부른다.

잔사는 한 가지 물질이 아니다. CHF₃로 Low-k를 과식각한 뒤 드러난 Al, TiN, Cu 표면에는 탄소와 불소가 많이 남았다. 그 자리에서 이어서 한 O₂ 플라즈마가 대부분을 지웠고, 뒤따른 Ar⁺ 스퍼터 세정이 변성된 층을 더 얇게 했다. 그런데 같은 O₂ 플라즈마가 HSQ·MSQ 같은 Low-k를 깊게 변성시켜 수소와 탄소를 빼앗았다. SiOF는 SiO₂처럼 버텼다. 금속 식각 뒤의 옆벽 잔사는 플라즈마 애싱으로 지워지지 않는 유기 금속 고분자였고, 이를 위해 하이드록실아민과 알칸올아민 스트리퍼를 보통 50~150 °C에서 2~30분 쓴다. 그 특허는 스트리퍼가 금속을 얼마나 부식시키는지 담근 뒤의 면저항 변화로 쟀다. Spacer 식각과 비정질 탄소 Strip 뒤의 잔사는 XPS로 보니 CFx가 아니라 Ti–F 계였다. 같은 '식각 뒤 잔사'라도 정체가 다르면 지우는 약액도 다르다.

묽은 HF의 함정: 지우는 것이 아니라 들어 올린다

산화막 계열 잔사라면 묽은 HF가 먼저 떠오른다. 그런데 imec의 결과는 묽은 HF가 밑의 막을 깎지 않고는 고분자를 잘 지우지 못한다는 것이었다. 고분자 자체를 녹이는 대신 그 아래를 파서 들어 올리는(lift-off) 방식으로 떼므로 치수가 줄어든다. Ti–F 잔사에서도 묽은 HF는 잔사를 지웠지만 옆의 Si₃N₄를 파먹었다. 이렇게 지켜야 할 막이 국부적으로 파이는 것을 Recess(파임, 함몰)라 한다. 같은 잔사를 SC-1 1/4/50으로 50 °C에서 1분 처리하자 완전히 지워졌다. 다만 SC-1은 TiN 두께를 크게 줄였고, 묽은 HF도 TiN을 조금 줄였다. 상용 유기 세정액은 Ti–F 잔사를 거의 지우지 못했다.

배선 절연막에서는 문제가 하나 더 있다. 열린 기공이 25%인 OSG(k 2.4)는 시험한 약액들과 잘 맞았다. 그런데 플라즈마로 손상된 Low-k는 묽은 HF에 식각되었다. 손상되지 않은 막만 시험해서는 보이지 않는 위험이다. Low-k(Low-k dielectric, SiO₂보다 유전율이 낮은 절연막)는 배선 사이의 정전 용량을 줄이려 쓰는데, 유전율을 낮추려 넣은 기공과 탄소가 약액과 플라즈마 손상의 통로가 된다. 이 손상이 어떻게 k를 올리는지는 7절에서 본다. 먼저 손상층과 묽은 HF가 만나면 무엇이 보이는지 예측해 보자.

근거: 손상되지 않은 OSG 2.4는 시험한 약액과 맞았지만 플라즈마로 손상된 Low-k는 묽은 HF에 식각되었다는 결과, 묽은 HF가 밑을 깎아야 고분자가 떨어져 치수 손실이 생긴다는 결과. 단면 속 손상층 두께와 넓어지는 정도는 설명을 위한 과장이다.

이온 주입 뒤 PR 제거: 굳은 껍질과 그 아래

이온 주입은 PR을 마스크로 삼아 원하는 곳에만 도펀트를 넣는다(IMP 책 1장 5절). 주입이 끝나면 PR을 벗겨야 하는데, 이온을 맞은 PR은 맞기 전과 다른 물질이 되어 있다. Hirose 등은 주입된 PR 표면에 굳은 층이 생겨, 이온 에너지가 낮은 라디칼 애싱은 듣지 않고 이온이 때리는 RIE 방식의 애싱 거동만 보인다고 보고했다. XPS의 C/O 비로 보면 SPM은 구워서 탄화한 PR을 C/O 약 10까지 벗겼지만, C/O가 3밖에 안 되는 주입 PR은 벗기지 못했다. 껍질은 수소가 매우 적은 불활성 고분자였고, 주입 중에 빠져나간 기체는 주로 수소였다. 탄소가 많아서라기보다 수소가 빠져 굳었다는 것이다. 이 껍질과 SPM의 관계는 3장 2절에서 보았다.

껍질을 단숨에 깨려 하면 두 가지가 무너진다. 하나는 입자다. 고 Dose 주입 PR은 가열하면 터지는 현상(popping)을 보이고, 터진 조각이 그대로 입자가 된다. 다른 하나는 기판이다. 껍질을 지우는 공격적인 공정은 45 nm 이하에서 산화로 인한 실리콘 기판 손실을 일으켰고, 그 양은 웨이퍼 질량 감소로 정량되었다. 주입한 접합이 표면 가까이에 있을수록 이 손실의 무게가 커진다(원리에서 나온 해석). 그래서 껍질을 제어해 열고, 속의 PR을 벗기고, 잔류물을 지우는 단계를 나눠 생각한다. 바이어스를 건 마이크로파 수증기 플라즈마로 B 1×10¹⁶ atoms/cm²를 주입한 PR을 터짐 없이 1.0 µm/min로 지운 연구도 있다. 애싱 쪽의 이야기는 7장에서 이어진다.

습식 쪽에도 변화가 있다. ITRS 2011은 재료 손실을 줄이려 애싱 없이 벗기는 흐름이 생겼고, 일부 황산 기반 Strip과 후세정을 오존수가 대신하기 시작했으며, 게이트에 금속이 들어오면서 SPM 대신 용매에 관심이 생겼다고 적었다. 뜨거운 SPM만으로 벗기는 방법은 모든 경우에 가능하지 않을 수 있다고도 했다. 유기실란 기반의 액상 세정제로 고 Dose As 주입 PR과 껍질을 실리콘·산화막 손실 없이 지운 보고가 있다. 장비사들은 28 nm 이후 고 Dose 주입으로 굳은 PR과 애싱 없는 습식 Strip을 위해 전통적으로 145 °C 아래이던 SPM을 최대 200 °C까지 데우는 매엽 장비를 내놓았고, 대기압 플라즈마 애싱과 그 자리 습식 세정을 매엽 챔버 하나에 묶어 고 Dose 주입 PR을 2분 안에 지우고 설치 면적과 사이클 시간을 줄인 장치도 보고되었다.

이 자리의 '지킬 것'에는 횟수라는 함정이 있다. ITRS 2011은 DRAM 흐름에 게이트 뒤 세정이 네 번쯤 있는 반면, 이중·삼중 게이트를 쓰는 SoC는 재작업을 빼고도 PR Strip을 12번 넘게 겪을 수 있다고 적었다. 한 번에 아주 조금씩 잃어도 열두 번이면 쌓인다. 이것이 8절의 손실 예산이다.

CMP 뒤 세정: 마르기 전에, 녹이지 않고

CMP는 슬러리 입자와 화학으로 웨이퍼를 깎는다. 그러니 연마가 끝난 웨이퍼에는 깎인 것과 깎은 것이 함께 남는다. Zhang 등은 CMP 결함을 입자, 금속, 유기물, 기타의 네 무리로 나누고, 대부분이 연마 중 슬러리와 막의 상호작용에서 생긴다고 보았다. 한 세정액 특허는 CMP 뒤 잔여물에 슬러리 입자와 화학 성분, 반응 부산물, 탄소가 많은 입자, 패드 조각, Brush에서 떨어져 나온 입자, 장비 재료의 입자, Cu와 Cu 산화물, 유기물을 모두 넣는다. 구리는 무르고 쉽게 부식되며 긁힘과 입자 박힘에 약하므로, Cu CMP 뒤 세정은 슬러리와 Cu²⁺를 함께 지워야 한다. 이 자리를 CMP 쪽에서 본 이야기는 CMP 책 9장 「CMP 후 세정」에 있다. 여기서는 세정 엔지니어가 챙길 제거와 보호의 균형을 본다.

마르기 전에: 붙는 힘은 시간이 키운다

Busnaina 등은 CMP 뒤 입자가 강하게 붙는 까닭을 처음의 수소 결합 뒤에 이어지는 화학 반응에서 찾았다. 이 반응은 수분과 긴 시간이 돕는다. Brush 세정에서는 입자와 Brush가 닿는 것이 결정적이어서, 0.1 µm 입자는 Brush가 1 µm 넘게 떨어져 있으면 거의 떨어지지 않았지만 맞닿으면 지워졌다. 높은 Brush 압력과 짧은 시간이 결함을 줄였다. 붙는 힘이 시간과 수분으로 커진다면 연마가 끝나자마자 젖은 채로 세정을 잇는 편이 낫다(원리에서 나온 해석). 그래서 CMP 장비에는 세정기가 함께 붙는다. Applied Materials의 CMP 장비에 붙은 세정기는 완전 침지 Marangoni 증기 건조로 물 얼룩 결함을 거의 없앤다고 소개된다(장비사 주장). Brush가 입자를 떼는 물리는 4장, Marangoni 건조는 5장에서 보았다.

약액은 표면 전하를 맞추는 쪽으로 설계된다. 한 알칼리 세정액 특허는 TMAH, 모노에탄올아민, 갈산을 섞고, 기판과 남은 입자의 제타 전위를 음으로 만들려면 pH가 10을 넘어야 한다고 적었다. 목표는 200 mm 웨이퍼(가장자리 5 mm 제외)에서 0.2 µm 넘는 입자 20개 미만이었다. 비교한 세정액은 1.7 wt% NH₄OH와 1:2:10 NH₄OH:H₂O₂:H₂O였고, 특허는 이런 세정액이 Cu를 살짝 식각하며 그것이 입자 제거에 도움이 될 수 있다고도 썼다. 입자를 떼려면 조금 깎는 편이 낫지만 배선은 지켜야 한다. 줄다리기가 여기서도 나온다.

BTA: 지켜 주던 막이 이제는 지울 것

Cu CMP 슬러리에는 구리 표면에 얇은 막을 만들어 부식을 막는 BTA(Benzotriazole, 구리 부식 억제제)가 들어간다. 연마 중에는 지켜 주던 막이 연마 뒤에는 잔여물이 된다. 한 특허는 BTA 잔류가 Cu를 손상시키거나 거칠게 하고 다음 막의 접착을 나쁘게 할 수 있다고 적었다. 같은 특허의 시험에서 참고 조성은 BTA를 7.14%만 지우면서 Cu를 0.89 Å/min 깎았고, 구연산·MSA·KOH가 든 조성들이 Cu를 아주 적게 깎으면서 BTA를 잘 지웠다. 특허의 청구는 Cu 식각 5 Å/min 미만이면서 BTA를 20% 넘게 지우는 조성이다(특허의 예). 같은 특허는 암모니아 계열 세정액에서 나오는 아민·암모니아 증기가 PR을 오염시킬 수 있다고도 지적한다. 세정 약액이 옆 공정을 해칠 수 있다는 경고다.

부식: 배선이 작은 전지가 될 때

CMP 뒤 세정에서 가장 무서운 불량은 배선이 녹는 것이다. 서로 다른 금속이 전기적으로 이어진 채 같은 용액에 닿으면 전위 차 때문에 한쪽이 더 빨리 녹는다. 이것을 갈바닉 부식(Galvanic corrosion)이라 한다. Cu CMP의 마지막 단계는 Cu와 Barrier 금속을 함께 연마하므로 Cu–Ta 사이의 갈바닉 부식이 측정으로 비교되었다. 갈바닉 전지의 원리는 3장 6절에서 보았다.

빛도 전지를 만든다. IBM의 특허는 회로가 있는 웨이퍼에서만 국부적인 금속 부식이 나타나고 금속만 있는 웨이퍼는 멀쩡했던 사례에서, 빛을 받은 PN 접합이 슬러리나 물 막 아래에서 전지처럼 작동한 것을 원인으로 보았다. BTA가 있어도 일어났고, 대책은 장비를 어둡게 가리는 것이었다. 이렇게 빛이 만든 전하가 전기화학 반응과 엮여 금속을 녹이는 현상을 광부식(Photocorrosion)이라 한다. Beverina는 Cu 다마신을 묽은 HF로 CMP 뒤 세정할 때 패턴 웨이퍼에서 Cu가 석출되고 식각되는 것을 보았고, 묽은 HF에 BTA나 크로톤산을 넣거나 세정 중 빛을 없애면 사라졌다고 보고했다. W CMP 뒤 세정을 기다리며 물 탱크에 둔 웨이퍼에서도 빛이 일으킨 W 플러그 부식이 대기 시간에 따라 나타났고, 노란 조명이 허용 대기 시간을 늘렸지만 문제를 완전히 없애지는 못했다.

세정 자체가 배선을 깎기도 한다. PVA Brush 세정의 세기가 웨이퍼 가운데 칩에 몰려 그곳의 Cu 배선이 깎였고, 외딴 배선이 조밀한 배선보다 깊게 식각되었다. 같은 연구에서 CMP 뒤 대기 시간에 따른 TDDB 수명은 묽은 HF 세정을 쓰면 10일까지, 유기산 세정을 쓰면 4일까지만 비슷하게 유지되었다. 세정 약액이 바뀌면 허용 대기 시간도 바뀐다는 뜻이다.

Cu·Low-k 배선: 녹이지 말고, 물을 먹이지 말라

배선 공정의 세정에는 식각 뒤와 CMP 뒤의 성격이 겹친다. 비아와 트렌치의 잔사를 지우고, Cu와 Barrier 표면을 다음 Barrier·Seed 증착에 맞추면서, 다공성 Low-k의 탄소와 유전율을 지켜야 한다. 다마신의 흐름 자체는 METAL 책 4장에서 다룬다. 이 절은 지킬 것 둘, Low-k와 Cu를 차례로 본다.

Low-k는 왜 물에 약한가

다공성 Low-k의 기공 벽은 Si–CH₃ 같은 메틸기로 덮여 물을 튕긴다. 플라즈마가 이 메틸기를 떼어 내면 그 자리가 공기 중의 물과 만나 Si–OH가 되고, 그 위에 물이 더 붙는다. 물의 유전 상수는 약 80이라 조금만 들어가도 막의 k가 오른다. Shoeb와 Kushner의 계산에서 Ar/O₂ 플라즈마 세정은 k를 2.55에서 약 5.5로, He/H₂ 플라즈마는 약 3.5로 올렸다. 들어간 물의 약 절반은 물리 흡착이라 약하게 가열하면 빠지고, NH₃ 플라즈마로 기공을 막으면 k가 2.7 이하로 유지되었다. 장비사 특허도 같은 그림을 그린다. k 약 2.5인 SiCOH에서 SiO₃–메틸 조각(약 40%)은 산화성 애싱으로 Si–OH가 되고, SiO₂–(CH₂)₂ 조각(약 10%)도 바뀌며, 환원성 애싱은 메틸을 H로 바꾼다. 그 특허는 식각·애싱 뒤 묽은 HF 습식 세정이 보통의 관행이지만 수용액 세정이 수분 흡수로 실효 k를 올릴 수 있다고 적었다. 다른 특허는 손상된 다공성 SiOC 표면의 실란올이 극성이 강해 물을 끌어들이고, 다공성 막에서는 물이 막 속까지 퍼져 k를 올리며, 흡착된 물이 뒤에서 탈기체와 신뢰성 문제를 일으킨다고 썼다.

그래서 배선 세정의 선택지는 '무엇으로 잘 지우나'보다 '무엇으로 덜 해치나'에 가깝다. 손상되지 않은 Low-k는 버티던 묽은 HF가 손상층은 녹이고(4절 예측), 수용액은 기공에 물을 남긴다. 대안으로 제안된 길은 둘이다. 하나는 기공을 막는 것이다. 유기실란으로 표면을 덮는 방법이 비아 식각 뒤 세정으로 제안되었고, 계산에서는 NH₃ 플라즈마로 기공을 막으면 k가 2.7 이하로 지켜졌다. 이렇게 손상된 표면의 OH를 실릴기로 바꾸는 처리를 실릴화(Silylation)라 한다. 다른 하나는 물을 쓰지 않는 것이다. 한 장비사 특허는 그 자리에서 SiOx 계 잔류물을 만들어 건식 SiCoNi 세정으로 지우고, 대기에 내놓지 않은 채 실릴화하는 순서를 제안했다. 어느 쪽이든 결과는 막의 k와 비아 저항, 신뢰성으로 확인해야 한다.

Cu는 왜 쉽게 녹나

드러난 구리는 산소와 물, 그리고 다른 금속과의 연결에 민감하다. ITRS 2007은 초순수의 용존 산소가 게이트 전 세정과 수소로 덮이지 않은 산화막의 식각 속도, 그리고 구리에 영향을 주며, 구리 식각 속도가 용존 산소 약 300 ppb에서 거의 최대라고 적었다. 같은 로드맵의 구리가 드러난 웨이퍼 환경 표는 2007년에 무기산 합계 500 pptV, 그 밖의 부식성 물질 1000 pptV, H₂S 1000 pptV, 황 화합물 합계 10000 pptV를 목표로 두었고, 습도가 부식을 키우므로 부식성 환경에서는 가능한 한 낮게 두라고 했다. IRDS가 구리가 드러난 공정을 불활성 환경이 먼저 필요한 공정으로 꼽은 이유다. 세정 약액도 같은 눈으로 본다. 암모니아는 Cu와 착물을 만들어 녹이고, Cu와 Barrier가 이어진 채 용액에 닿으면 갈바닉 부식이 생길 수 있다. 공기 중 분자 오염과 FOUP 관리는 10장에서 다룬다.

이제 지금까지의 근거로 약액을 골라 보자. 아래 도전 과제는 세 장면이다. 장면마다 쓸 수 있는 처리와 보호 조치를 고르고 「세정하기」를 누른다. 공개 근거가 없는 처리는 회색으로 막아 두었다. 근거 없이 고르지 않는 것도 연습이다.

근거: 장면 1(Spacer 식각 뒤 Ti–F 잔사와 네 처리의 결과). 장면 2(손상된 Low-k와 묽은 HF, SC-1과 TiN, Low-k 호환 약액의 린스), O₂ 플라즈마의 Low-k 변성과 물 흡수, 건식 처리와 실릴화 제안, 암모니아의 Cu 착물. 장면 3(BTA 제거용 배합액과 Cu 식각, 알칼리 배합액, 광부식과 차광, 대기 시간).

막 손실 예산과 선택비

지금까지의 여섯 자리에는 공통점이 있다. 지울 것을 지우는 동안 지킬 것도 조금씩 깎인다. 그 '조금'을 숫자로 관리하는 것이 막 손실 예산(Film-loss budget)이다. ITRS 2007은 패턴 없는 시험 웨이퍼에서 잰 LDD 세정 한 단계의 실리콘·산화막 손실 목표를 2007년에 DRAM 1.5 Å, MPU·SoC 0.5 Å로 두었다. 제조사들의 목표는 DRAM이 1.5 Å(65 nm)와 1.2 Å(57 nm), SoC가 0.5 Å와 0.4 Å였고, 2010년 뒤로는 0.9 Å와 0.3 Å로 잡았다. 실리콘 (100) 원자층 하나의 간격이 격자 상수의 4분의 1, 약 1.4 Å이니(계산), 세정 한 번에 원자 한 층 남짓도 잃지 말라는 요구다.

왜 이렇게까지 엄격할까. ITRS는 이유를 이렇게 적었다. S/D 확장 영역 아래의 실리콘이 파이면 접합의 모양이 바뀌어 확장 영역의 저항이 오르고 구동 전류가 준다. 산화막을 덜 쓰면 뒤에서 다시 산화하며 실리콘을 소모하는 일도 준다. 이 값은 패턴 없는 웨이퍼에서 광학으로 잰 것이고, 제품에서는 플라즈마 식각·애싱 손상, 이온 주입, 도펀트 농도에 따라 실제 손실이 달라진다. 2011년판에는 질화막 Spacer 손실과 DRAM 커패시터 전극의 금속 손실이 더해졌다. 질화막은 조성과 주입 손상, 공정 온도에 따라 식각 속도가 크게 달라서 손실 목표를 0에 가깝게 잡았고, 이 값들은 한 번의 세정이 아니라 시험 웨이퍼에서 여러 번의 Ash·세정을 거친 평균이라고 밝혔다. 한 번의 손실은 Å보다 작아 직접 재기 어렵기 때문이다.

예산이 왜 빠듯한지는 입자 제거와 나란히 놓으면 보인다. Itano 등의 실험에서 SC-1이 입자를 들어 올려 떼려면 80 °C 10분 세정에서 식각 속도가 0.25 nm/min 이상이어야 했다. 계산하면 이 속도는 1.5 Å 예산을 0.6분, 곧 36초 만에 다 쓴다. 입자를 떼는 일과 막을 지키는 일은 처음부터 맞서 있고, 그래서 세정의 손잡이는 약액 하나가 아니라 약액의 묽기, 시간, 물리력(4장)으로 나뉘었다. 흐름 전체로 보면 횟수가 곱해진다.

ITRS의 두 흐름에 넣어 보면, DRAM은 게이트 뒤 세정 네 번 × 1.5 Å = 6 Å, SoC는 PR Strip 열두 번 × 0.5 Å = 6 Å으로 둘 다 약 0.6 nm를 세정에 쓴다(계산). 재작업으로 한 번 더 벗길 때마다 그 위에 더 쌓인다. 아래 시뮬레이터에서 한 번의 세정 레시피를 정하고 흐름 전체의 손실을 계산해 보자. 식각 속도는 공개된 측정값을 쓴다. SC-1의 실리콘 식각은 80 °C에서 0.05:1:5가 0.30 nm/min, 1:1:5가 0.82 nm/min이다. Kern의 리뷰에 실린 80 °C 근처 SC-1의 열산화막 식각 속도는 측정에 따라 0.09~0.4 nm/min, CVD 질화막은 0.2 nm/min이다. 100:1 HF는 실온에서 열산화막을 2.3 nm/min로 깎고, 10:1 HF는 화학량론 LPCVD 질화막을 1.1 nm/min로 깎는다.

근거: LDD 세정 한 단계의 손실 목표와 그 이유, 시험 웨이퍼에서 재는 방법, DRAM 4번과 SoC 12번 넘는 Strip, 질화막 Spacer 손실, 들어 올리기에 필요한 0.25 nm/min와 SC-1의 Si 식각 속도, SC-1의 산화막·질화막 식각 속도, HF 속 열산화막·질화막의 식각 속도.

선택비 표를 읽는 법

막 손실을 줄이는 또 하나의 손잡이가 선택비다. 표 3은 이 책에서 자주 만나는 약액의 공개 측정값이다. 선택비는 두 식각 속도를 나눈 계산값이다.

값은 모두 Williams 등의 측정이다. 마지막 줄이 눈여겨볼 곳이다. 같은 '산화막'이라도 막을 어떻게 만들었는지에 따라 같은 약액에서 다섯 배 가까이 다르게 깎인다. 선택비는 두 막의 이름이 아니라 두 막의 실제 상태 사이의 값이다. 플라즈마 손상, 주입, 도핑이 그 상태를 바꾼다는 ITRS의 지적, 손상된 Low-k만 HF에 녹았다는 결과가 같은 이야기다. 약액별 식각의 원리는 ETCH 책 2장에서 자세히 다룬다.

3D NAND: 선택비 30으로는 모자란 이유

선택비가 높다고 끝나지 않는다는 것을 가장 크게 보여 주는 곳이 3D NAND다. 3D NAND는 산화막과 질화막을 번갈아 여러 층 쌓은 뒤, 위에서 판 슬릿으로 뜨거운 인산을 들여보내 희생 질화막을 옆으로 녹여 내고 그 자리를 W 워드 라인으로 채운다. 질화막이 빠진 동안에는 메모리 홀의 기둥이 산화막 층을 붙잡는 앵커 노릇을 한다. 한 특허는 질화막 대 산화막 선택비 목표의 예로 1000, 넓게는 100 이상을 들었다. 다른 특허는 150~170 °C의 인산이 질화막을 약 35~65 Å/min, 산화막을 약 70~130 Å/h로 깎아 선택비가 약 30에 그치고, 그래서 산화막 층이 과식각되므로 선택비를 400 넘게 올려야 한다고 적었다.

왜 30으로는 모자랄까. 슬릿에서 질화막을 가로로 1 µm 걷어 내는 동안 슬릿 입구 쪽 산화막은 처음부터 끝까지 약액에 닿아 있다. 계산하면 선택비 30에서 산화막은 한 면에서 약 33 nm, 위아래 두 면이면 약 67 nm를 잃는다. 선택비 400이면 두 면 합쳐 5 nm, 1000이면 2 nm다(계산, 재성장과 깊이에 따른 차이를 뺀 값). 층 하나의 두께가 수십 nm라면 30에서는 슬릿 가까운 산화막이 남지 않는다. 같은 특허는 녹아 나온 규산이 많을수록 산화막 식각이 느려지고, 온도를 낮추면 산화막 식각이 질화막보다 더 많이 느려진다고 적었다. 64~192층처럼 깊은 슬릿에서는 바닥의 약액 교환이 나빠 부산물이 쌓이고, 그것이 탈수되어 고체 산화물로 다시 붙는다. 모델 연구도 부산물의 물질 전달이 막히면 산화막 재성장이 늘고, 비운 질화막 틈이 막혀 금속을 고르게 채우지 못하며, W 채움의 Void와 WF₆의 F 침투가 관련 불량이라고 보고했다. 인산의 겉보기 활성화 에너지는 질화막 0.55 eV, 산화막 1.20 eV로 산화막이 온도에 더 민감하고, 물이 증발하면 질화막은 느려지고 산화막은 빨라진다. 인산조 자체의 관리는 ETCH 책 2장 4절에서 다룬다.

근거: 3D NAND 게이트 교체와 앵커, 선택비 목표 1000(100 이상), 150~170 °C 인산의 질화막·산화막 속도와 선택비 30, 400 넘게 필요하다는 점, 규산과 온도의 효과, 깊은 슬릿의 부산물 재부착, 산화막 재성장과 틈 막힘, 인산의 겉보기 활성화 에너지.