열공정이 하는 일

칩은 여러 번 데워진다

반도체 공정을 처음 배울 때는 노광, 식각, 증착 같은 이름이 먼저 눈에 들어온다. 그런데 공정 순서표를 한 줄씩 따라가 보면 웨이퍼가 뜨거운 장비에 들어가는 단계가 생각보다 많다. 웨이퍼를 수백 °C에서 1,000 °C 넘게 데워 산화막을 기르거나, 도펀트를 퍼뜨리거나, 결정을 고치거나, 막을 쌓는 공정을 묶어 열공정(Thermal process)이라 부른다. 이 책은 이 열공정과, 열이 원자를 움직이는 대표적인 방식인 확산(Diffusion)을 다룬다.

가장 단순한 예부터 보자. MIT의 공정 실습 강의는 마스크 네 장으로 pMOS 트랜지스터를 만드는 순서를 이렇게 적는다. 소자 사이를 가르는 5,000 Å 필드 산화막을 800~1,100 °C의 O₂나 수증기에서 1시간쯤 기르고, 500 Å 게이트 산화막을 기른 뒤, LPCVD로 폴리실리콘 5,000 Å을 쌓는다. 붕소를 이온 주입하고 950 °C의 O₂에서 Drive-in한 다음, 알루미늄을 증착해 무늬를 내고 400 °C의 N₂:H₂ 분위기에서 Sinter한다. 실습의 게이트 산화는 상압 퍼니스에서 건식으로 1,000 °C, 60분이다. 폴리실리콘을 쌓는 LPCVD도 575~650 °C에서 실레인을 열로 분해하는 열공정이다. 마스크 네 장짜리 공정에서도 웨이퍼는 적어도 다섯 번 데워진다.

지금의 CMOS 흐름은 단계가 훨씬 많고, 같은 일을 하는 단계도 모습이 바뀌었다. 소자 분리는 산화막을 넓게 기르는 대신 얕은 홈을 파고 산화막으로 메우는 STI(Shallow Trench Isolation, 얕은 트렌치 소자 분리)로 바뀌었다. 홈 벽에 얇은 Liner 산화막을 기르고, 고밀도 플라즈마 산화막으로 채우고, CMP로 깎은 뒤 산화막을 치밀화한다. 한 특허는 이 치밀화를 약 1,000~1,100 °C의 수증기에서 약 60~90분 한다고 적는다. Well을 만드는 법도 달라졌다. 확산만으로 2~3 µm 깊이의 Well을 만들려면 1,050 °C가 넘는 온도에서 8시간 넘게 확산해야 했는데, 높은 에너지의 이온 주입으로 Well을 만들면 온도와 시간을 줄일 수 있다. 게이트 산화막은 웨이퍼를 한 장씩 처리하는 RTP 챔버 안에서 H₂와 O₂를 반응시켜 기르기도 하는데, 특허의 예는 1,050 °C, 60초다. Source/Drain은 최고 온도 근처에 1~2초만 머무는 Spike 어닐로 활성화하고, 접촉 저항을 낮추는 NiSi는 400~600 °C의 RTA로 만든다. 배선까지 끝나면 수소 분위기에서 Si/SiO₂ 계면을 다듬는 어닐을 400~430 °C에서 10~60분 한다.

아래 탐색기에 두 흐름을 나란히 놓았다. 막대의 높이는 온도, 폭은 그 온도에 머무는 시간(로그 눈금)을 나타낸다. 한 단계씩 따라가며 웨이퍼가 언제, 몇 도로, 얼마나 오래 데워지는지 보자.

근거: MIT 실습 흐름과 게이트 산화 조건, LPCVD 폴리실리콘 575~650 °C와 질화막 750 °C, 알루미늄 배선 위 450 °C 미만, STI 흐름과 확산 Well의 조건, 치밀화 조건, ISSG 게이트 산화의 예와 850~1,100 °C 범위, Spike의 체류 시간, NiSi RTA, 배선과 함께 갈 소자의 400 °C 조건, 수소 어닐.

두 흐름을 나란히 놓으면 세 가지가 보인다. 첫째, 웨이퍼는 한두 번이 아니라 공정 내내 데워진다. 둘째, 1,000 °C 넘는 온도가 쓰이는 자리는 남았지만 그 온도에 머무는 시간이 시간 단위에서 초 단위로 줄었다. 셋째, 트랜지스터가 완성되고 금속이 올라간 뒤에는 온도가 크게 내려간다. 첫째 관찰은 2절에서 "열이 무슨 일을 하는가"로, 둘째는 3·4절의 열 예산과 열을 주는 방법으로, 셋째는 5절의 온도 상한으로 이어진다.

열이 하는 네 가지 일

왜 데워야 할까. 고체 속 원자는 제자리에서 떨 뿐 쉽게 자리를 옮기지 못한다. 자리를 옮기거나 결합을 바꾸려면 에너지 장벽을 넘어야 하고, 열에너지로 장벽을 넘을 확률은 \(\exp(-E/kT)\)에 비례한다. 그래서 열공정의 속도는 아래의 Arrhenius 식(Arrhenius equation) 꼴을 따르는 경우가 많다. 장벽의 높이 \(E_a\)를 활성화 에너지(Activation energy)라 하고, \(E_a\)가 클수록 속도는 온도에 민감하다.

열이 하는 일은 크게 네 가지로 나눌 수 있다.

① 산화: 실리콘을 SiO₂로 바꾼다

산소나 수증기 속에서 실리콘을 데우면 표면이 SiO₂로 바뀐다. 반응은 건식이 Si + O₂ → SiO₂, 습식이 Si + 2H₂O → SiO₂ + 2H₂다. 산화제는 이미 생긴 산화막을 뚫고 확산해 들어가 Si/SiO₂ 계면에서 실리콘과 반응한다. 그래서 열산화(Thermal oxidation) 막은 위로 쌓이기만 하는 것이 아니라 실리콘을 먹어 들어가며 자란다. 산화막 두께의 약 0.44배만큼 실리콘이 소모된다. 막이 얇을 때는 계면 반응이 속도를 정하는데, 이 선형 속도 상수의 활성화 에너지는 약 2 eV다. 산화의 모델은 4장 Deal–Grove 모델에서, 산화막의 품질은 5장 산화막의 품질과 계면에서 다룬다.

② 확산: 도펀트를 원하는 깊이로 보낸다

이온 주입이나 기체·고체 공급원으로 넣은 도펀트는 데우면 농도가 높은 곳에서 낮은 곳으로 퍼진다. 실리콘 격자 자리에 앉은 도펀트가 옆으로 옮기려면 빈자리 같은 이웃 결함이 필요해서, 활성화 에너지가 3~4 eV로 크다. 이 책은 붕소에 \(D_0\) = 1.0 cm²/s, \(E_a\) = 3.46 eV를 쓴다. 옛 공정은 이 확산으로 Well과 접합의 깊이를 만들었다(Drive-in). 하지만 소자가 작아질수록 열공정이 불순물 분포를 바꾸지 않도록 고온 단계를 짧게 해야 한다. 확산은 쓸 때도 있지만 대개는 줄여야 하는 대상이 된 것이다. 확산의 물리는 2장 Fick 법칙, 실제 도펀트가 교과서 식보다 빨리 움직이는 경우는 3장 도펀트 확산의 실제에서 다룬다.

③ 회복과 활성화: 흐트러진 결정을 고치고 도펀트를 일하게 한다

이온 주입이 막 끝난 표면은 격자 손상이 너무 심해 비저항이 높다. 열처리, 현장 말로 어닐(Anneal)은 밀려난 실리콘 원자를 제자리로 돌려보내 손상을 회복하고, 도펀트를 격자 자리, 곧 치환 자리에 앉힌다. 치환 자리에 앉아 전자나 정공을 내놓게 되는 것을 활성화(Activation)라 한다. 여기에도 여러 과정이 섞여 있고 활성화 에너지가 서로 다르다. 결함을 없애는 데 약 5 eV, 비정질이 된 층이 아래 결정을 본떠 다시 자라는 데 약 2.3 eV, 도펀트가 확산하는 데 약 3~4 eV다. 비정질층의 재성장 속도는 450~575 °C에서도 잴 수 있을 만큼 낮은 온도에서 일어난다. 짧고 뜨거운 활성화 어닐은 6장 RTP와 레이저 어닐, 퍼니스의 어닐은 7장 어닐과 퍼니스 공정들, 이온 주입 쪽에서 본 이야기는 IMP 책 6장 어닐링과 활성화에 있다.

④ 퍼니스 속 증착: 웨이퍼 수십 장에 한꺼번에 막을 쌓는다

열은 막을 쌓는 데도 쓰인다. 종형 배치 퍼니스 한 대가 산화와 어닐만이 아니라 LPCVD와 열 ALD까지 하며, 한 번에 웨이퍼를 100장 넘게 넣는다. TEL의 TELINDY PLUS는 최대 125장이다(제조사 설명). 실레인을 열로 분해해 폴리실리콘을 쌓는 LPCVD는 575~650 °C에서, 다이클로로실레인과 암모니아로 질화막을 쌓는 반응은 750 °C에서 일어난다. 폴리실리콘 LPCVD의 활성화 에너지는 한 실험에서 133.4 kJ/mol, 환산하면 약 1.38 eV였다. MIT 실습 순서에 "뒷면 폴리실리콘을 건식 식각한다"는 단계가 있는데, 퍼니스 속 웨이퍼는 앞면만이 아니라 뒷면에도 막을 입는다는 뜻으로 읽을 수 있다(실습 순서에서 읽은 해석). 기체가 막이 되는 원리는 이 시리즈의 CVD 책 2장과 3장에 있다.

이 밖에도 증착한 산화막을 치밀하게 만드는 어닐, 금속과 실리콘의 접촉을 좋게 하는 Sinter, 계면의 끊어진 결합을 수소로 메우는 Forming gas 어닐(FGA, 수소 섞인 질소 속 어닐)이 모두 열공정이다. 이들은 위 네 가지 일의 변형으로 볼 수 있다.

네 가지 일을 원자 크기에서 움직여 보자. 일마다 그 일의 대표 온도를 기준으로 잡았다. 온도를 내리면 Arrhenius 식에 따라 속도가 준다. 같은 100 °C를 내려도 일마다 느려지는 정도가 다르다는 점을 눈여겨보자.

근거: 산화의 반응과 계면에서의 반응, 실리콘 소모 0.44배, 얇은 산화막의 선형 속도 상수 약 2 eV와 대표 온도 1,000 °C(실습 게이트 산화), 확산의 대표 온도 950 °C(실습 Drive-in), 붕소 3.46 eV, 재성장 약 2.3 eV와 대표 온도 550 °C(측정 범위 450~575 °C의 안쪽), 폴리실리콘 LPCVD 1.38 eV와 대표 온도 620 °C(575~650 °C의 안쪽).

같은 100 °C라도 일마다 느려지는 비율이 다르다. 1,000 °C에서 900 °C로 내린다고 하면 붕소의 확산 계수는 약 1/15로 줄지만, 2 eV인 얇은 산화막의 선형 성장 속도는 약 1/5, 2.3 eV인 재성장은 약 1/6, 1.38 eV인 폴리실리콘 증착은 약 1/3로 준다(계산). 도펀트 확산이 온도에 가장 민감한 것이다. 그래서 온도를 낮추면 "도펀트는 덜 움직이게 하면서, 다른 일은 시간을 더 들여 해내는" 길이 열린다(원리에서 나온 해석). 공정 뒤쪽의 증착을 낮은 온도로 하는 것도, 6절 도전의 세 번째 문제도 이 성질을 쓴다.

열 예산: 열은 쌓인다

열이 하는 일에는 대가가 따른다. 한 번 넣은 도펀트는 그 뒤의 모든 열공정을 함께 겪는다. 산화든 증착이든 웨이퍼가 데워지면 도펀트도 조금씩 움직이고, 움직인 것은 되돌아오지 않는다. 일정한 온도에서 퍼지는 정도는 확산 계수와 시간의 곱 \(Dt\)가 정하고, 온도가 바뀌며 이어지는 공정이라면 \(D(T(t))\)를 시간에 대해 적분한다. 최종 분포는 이 합으로 정해지고, 합은 가장 뜨거운 단계가 지배한다. 이 합, 곧 웨이퍼가 겪은 온도와 시간의 조합을 열 예산(Thermal budget)이라 부른다.

Arrhenius 식 때문에 열 예산은 시간보다 온도에 훨씬 민감하다. 붕소의 \(D\)는 1,000 °C에서 2.0×10⁻¹⁴ cm²/s인데, 900 °C에서는 그 약 1/15, 800 °C에서는 약 1/360이다(계산). 시간을 두 배로 늘리면 \(Dt\)도 두 배일 뿐이지만, 온도를 100 °C 올리면 열 배 넘게 뛴다. 2장의 Arrhenius 절에서 온도 하나를 바꿔 보았다면, 이번에는 짧고 뜨거운 열처리와 길고 덜 뜨거운 열처리를 맞붙여 보자.

근거: 붕소의 \(D_0\)·\(E_a\)와 열 예산, 시간에 따라 변하는 온도의 \(Dt\), 약 800 °C에서 100배 넘는 TED와 1시간 넘는 지속.

답을 맞혔든 아니든 이 결과에서 두 가지를 챙기자. 하나, 열 예산을 줄이는 길은 온도를 낮추는 것과 고온에 머무는 시간을 줄이는 것 두 가지다. 둘, 주입 직후의 웨이퍼라면 낮은 온도의 긴 열처리가 손상이 내놓는 과잉 격자간 원자 때문에 오히려 큰 확산을 부를 수 있다. 약 800 °C에서 주입한 붕소의 꼬리는 정상 확산보다 100배 넘게 빨리 퍼지고, 그 상태가 1시간 넘게 이어진다. 이것을 TED(Transient Enhanced Diffusion, 일시적 증속 확산)라 하며 3장에서 자세히 다룬다. 그래서 활성화 어닐은 온도를 낮추는 쪽이 아니라 시간을 줄이는 쪽, 곧 RTP와 Spike, 밀리초 어닐로 발전했다. 높은 승온 속도로 TED를 누르려는 시도도 있었지만, 한 연구는 50 °C/s를 넘는 승온의 이득이 TED 억제가 아니라 열 예산 감소에서 온다고 보았다.

이제 한 단계가 아니라 흐름 전체에서 열 예산을 쌓아 보자. 아래 시뮬레이터는 1절의 현대 CMOS 흐름을 따라, 붕소 하나가 넣어진 뒤 겪는 \(Dt\)를 단계별로 더한다.

근거: 단계별 조건은 1절과 같다. 확산 Well 1,050 °C 넘게 8시간 넘게(그래프는 1,100 °C 8시간), 플라즈마 ALD 질화막 Spacer 400 °C, Spike의 체류 시간과 승온·냉각 속도, 레이저 어닐의 최고 온도와 체류 시간 범위. 원자 사이 거리는 실리콘 격자 상수로 계산했다.

숫자에서 두 가지를 읽을 수 있다. 첫째, 합은 정말 가장 뜨거운 단계가 지배한다. Well의 붕소라면 게이트 산화, S/D의 붕소라면 활성화 어닐 하나가 거의 전부다. 그래서 열 예산을 줄이려면 가장 큰 항부터 본다. 둘째, 배선 단계의 400 °C는 붕소 확산으로 보면 거의 공짜다. 10시간을 머물러도 확산 길이에 보태는 것은 약 0.0004 nm로, 실리콘 원자 사이 거리 약 0.24 nm에 한참 못 미친다(계산). 그렇다면 배선 단계의 온도는 왜 400 °C 근처에 묶일까. 답은 도펀트가 아니라 그때 웨이퍼에 이미 있는 다른 재료에 있다. 5절에서 본다.

열을 주는 방법: 퍼니스, RTP, 밀리초·나노초

3절에서 열 예산을 줄이려면 "얼마나 뜨겁게"만큼 "얼마나 짧게"가 중요하다는 것을 보았다. 열을 주는 장비는 이 시간 규모로 크게 셋으로 나뉜다.

퍼니스: 묶음째 천천히

퍼니스(Furnace)는 석영관을 둘러싼 히터가 관 전체를 데우는 Hot-wall 장비다. 웨이퍼 수십에서 백여 장을 보트에 실어 한꺼번에 넣는다. 앞에서 본 TELINDY PLUS는 최대 125장을 넣고 LPCVD와 열 ALD, 산화·어닐에 쓴다(제조사 설명). 모든 웨이퍼가 같은 온도의 관 속에 있으니 온도가 고르고 처리량이 크다. 대신 데우고 식히는 데 오래 걸린다. 퍼니스의 승온은 분당 5~15 °C 정도이고, 웨이퍼를 넣고 꺼내는 것만으로도 열처리 시간이 최소 15분쯤 된다.

RTP: 한 장씩 빠르게

RTP(Rapid Thermal Processing, 급속 열처리)는 웨이퍼 한 장을 램프 빛으로 직접 데운다. 승온은 초당 10~350 °C로 퍼니스의 약 0.1 °C/s보다 훨씬 빠르고, 고온 유지 시간은 1초에서 5분 정도다. 대표적인 프로파일은 초당 250 °C로 올리고 90 °C로 내린다. 유지 시간을 0에 가깝게 줄인 것이 Spike 어닐(Spike anneal)이다. 1,000~1,100 °C까지 올렸다가 닿자마자 식힌다. 다만 RTP도 웨이퍼 몸체 전체를 데운다. 소자는 맨 위 몇 µm에만 있는데도 그렇다.

밀리초·나노초 어닐: 표면만 잠깐

더 짧게 하려면 웨이퍼 전체가 아니라 표면만 데워야 한다. Flash 어닐(Flash lamp anneal)은 웨이퍼를 뒷면에서 중간 온도까지 예열한 뒤, 앞면을 약 1 ms의 섬광으로 1,050~1,430 °C까지 올린다. 섬광이 웨이퍼의 열전도 시간(대개 10~15 ms)보다 짧아서 몸체는 중간 온도에 머물고, 그 몸체가 열을 빨아들여 표면이 빨리 식는다. 레이저 Spike 어닐(LSA, Laser spike anneal)은 레이저 빔으로 웨이퍼를 훑으며 한 자리를 0.2~2 ms 동안 1,050~1,350 °C로 데운다. 이런 밀리초 어닐은 도펀트 활성화에는 유리하면서 확산은 거의 없앤다. 연구용이던 밀리초 어닐은 약 10년 사이 첨단 CMOS의 핵심 양산 공정이 되었다. 가장 짧은 것은 나노초 레이저다. 308 nm 엑시머 레이저의 빛은 실리콘의 처음 7 nm 안에서 흡수되고, 약 150 ns의 펄스가 수십 ns 만에 표면을 녹는점에 이르게 한다.

세 방식의 차이는 "무엇을 데우는가"로 정리할 수 있다. 열이 고체 속으로 퍼지는 거리는 대략 \(\sqrt{\alpha t}\)이고, 실리콘의 열확산율 \(\alpha\)는 1,000~1,400 K에서 약 0.13~0.16 cm²/s다(자료의 그래프에서 읽은 값). \(\alpha\) = 0.15 cm²/s로 계산하면 1초 동안 열은 약 4 mm를 퍼지므로, 두께 775 µm인 300 mm 웨이퍼 전체가 고르게 데워진다. 1 ms면 약 120 µm, 150 ns면 약 1.5 µm다(계산). 그래서 퍼니스는 웨이퍼 묶음 전체를, RTP는 웨이퍼 한 장 전체를, 밀리초 어닐은 표면 수십에서 백여 µm를, 나노초 레이저는 표면 몇 µm 안쪽을 데운다(계산에서 나온 해석).

근거: 퍼니스의 승온 속도와 최소 열처리 시간, 배치 크기(제조사 설명), RTP의 승온·유지 시간과 대표 프로파일, 소자 영역, 램프 가열, Spike, Flash의 예열·섬광·열전도 시간과 800 °C 예열·1,200 °C 비교 예, 레이저 (ms)의 범위, 나노초 레이저의 파장·흡수 깊이·펄스 폭·조사 면적, 녹는점 1,412 °C와 열확산율, 웨이퍼 두께.

공정 뒤로 갈수록 낮아지는 온도 한계

3절에서 배선 단계의 400 °C는 도펀트에게 거의 공짜라는 것을 보았다. 그런데도 공정 뒤쪽의 온도는 낮게 묶인다. 이유는 웨이퍼에 이미 있는 재료다. 집적회로 제조에서는 트랜지스터 같은 능동 소자를 먼저 만들고 배선을 나중에 만든다. 앞의 것을 FEOL(Front-End-Of-Line, 제조 라인의 앞단), 뒤의 것을 BEOL(Back-End-Of-Line, 제조 라인의 뒷단)이라 부른다. 단계가 진행될수록 웨이퍼 위에는 열에 약한 재료가 하나씩 늘고, 온도 상한은 그중 가장 약한 재료가 정한다(원리에서 나온 해석). 공개 자료에서 확인한 한계를 순서대로 놓으면 다음과 같다.

표의 온도 상한은 늘 시간과 짝을 이룬다. NiSi를 보통의 RTA로 만들 때는 약 200~300 °C와 400~500 °C의 두 단계를 쓰지만, 밀리초 어닐로 바꾸면 약 700~900 °C를 쓰고 약 900 °C까지 뭉침(Agglomeration)이 일어나지 않았다. 같은 재료도 짧게 데우면 더 높은 온도를 견딘다. 3절에서 S/D Spike가 1,050 °C에 이르면서도 붕소를 수 nm만 움직인 것도 같은 이치다(계산). "BEOL은 몇 °C까지"라는 말은 늘 "얼마 동안"을 품고 있는 셈이다.

이 한계가 가장 날카롭게 드러나는 곳이 트랜지스터 위에 트랜지스터를 다시 쌓는 3D 순차 적층이다. 위층 트랜지스터를 만드는 모든 열공정이 아래층에는 뒤 공정이 된다. CEA-Leti 연구진은 650 °C보다 낮은 온도에서 고성능 트랜지스터를 만드는 것을 주된 과제로 꼽았고, 아래층 PMOS 성능 저하의 주된 원인이 400 °C를 넘는 열처리에서의 실리사이드 열화이며 NMOS는 여기에 As·P의 비활성화가 더해진다고 보고했다. 아래층을 개선해 위층 공정 온도를 500 °C까지 완화할 수 있었고, 위층 접합의 활성화에는 레이저 어닐이 유망하다고 보았다. 4절의 "표면만 잠깐 데우는" 열이 여기서 다시 등장한다.

열처리를 고르는 순서

지금까지 본 것을 엮으면 열처리를 고를 때 던질 질문의 순서가 나온다(원리에서 나온 해석). 첫째, 이 열로 무슨 일을 하려는가. 산화, 확산, 활성화, 증착 가운데 무엇이냐에 따라 활성화 에너지가 다르고, 그 일이 쓸 만한 속도로 일어나는 온도대가 정해진다. 둘째, 웨이퍼에 이미 무엇이 있는가. 가장 약한 재료가 온도 상한을, 이미 들어간 도펀트가 허용할 수 있는 \(Dt\)를 정한다. 셋째, 그 온도에 얼마나 오래 있어야 하는가. 필요한 시간이 시간 단위면 퍼니스, 초 단위면 RTP, 밀리초면 Flash나 레이저다. 넷째, 결과를 무엇으로 확인하는가. 아래 도전에서 세 가지 레시피를 직접 짜 보자.

근거: 퍼니스의 최소 열처리 시간과 RTA 최고 1,200 °C, RTP의 유지 시간 1초~5분, 밀리초 레이저 어닐의 범위, 붕소의 확산 상수, Deal–Grove 상수(4장과 같음).

이 책의 지도

이 장에서 꺼낸 질문들은 다음 장들에서 하나씩 답을 찾는다. 2~3장은 확산의 원리와 실제를, 4~7장은 산화와 어닐 같은 공정을, 8~10장은 장비와 계측을, 11장은 현업에서 부딪히는 이상을 다룬다. 카드마다 그 장이 답하는 질문과, 이 장에서 그 질문이 처음 나온 곳을 적어 두었다.

처음 읽는다면 2장과 4장을 먼저 읽고, 관심 있는 공정이나 장비로 건너뛰어도 좋다. 각 장의 시뮬레이터는 앞 장에서 만진 것 위에 쌓이도록 만들었다. 같은 열처리를 이온 주입 쪽에서 보고 싶다면 이 시리즈의 IMP 책(이온 주입)을, 퍼니스 속 증착을 더 보고 싶다면 CVD 책(박막 증착)을 함께 보자.